超越 SoC 的設(shè)計(jì)創(chuàng)新

　　此外，這種方案從軟件開發(fā)人員的角度來說也非常重要。以編寫編寫存取或控制外設(shè)器件的軟件為例，我們需要全面了解器件在底層硬件級上的工作情況，其中包括需要哪些器件寄存器、采用哪些器件專用的命令、使用哪些通信協(xié)議，以及如何處理中斷等。

　　為了滿足這一需求，可以在層棧管理器中標(biāo)準(zhǔn)化的硬件接口層中添加驅(qū)動(dòng)層與應(yīng)用層的驅(qū)動(dòng)軟件。與 Wishbone包裝內(nèi)核相似，也可在構(gòu)建時(shí)間時(shí)將這些驅(qū)動(dòng)層下載到 FPGA中，為您解決低級硬件接口連接的復(fù)雜性問題。

　　相反，許多硬件開發(fā)人員也擁有充足的編程知識完成應(yīng)用軟件開發(fā)，但是他們受阻于操作系統(tǒng)、通信協(xié)議棧、用戶界面框架等方面的知識。上述層與驅(qū)動(dòng)系統(tǒng)移除了這些障礙，它將軟硬件設(shè)計(jì)聯(lián)系了起來，從而使所有工程師都能夠在現(xiàn)有的技巧基礎(chǔ)上開發(fā)出更高級的產(chǎn)品。

　　可編程單元

　　此外，FPGA 的高靈活技術(shù)也是可通過將軟件程序與算法轉(zhuǎn)移到硬件中來最大限度發(fā)揮其加速作用的理想環(huán)境。FPGA 開發(fā)環(huán)境中的 C 到硬件轉(zhuǎn)換可以是一個(gè)動(dòng)態(tài)過程，而不是 ASIC SoC 備選方案那樣的固定預(yù)設(shè)過程。軟件設(shè)計(jì)和 FPGA 設(shè)計(jì)共存于同一環(huán)境時(shí)，選定的軟件功能可在 FPGA 硬件中“復(fù)制”為相應(yīng)的協(xié)處理器?？梢噪S時(shí)啟用備用選項(xiàng)來判斷性能的改善情況。

　　除了將并行處理等功能帶到軟設(shè)計(jì)區(qū)域的明顯優(yōu)勢之外，還可充分發(fā)揮 FPGA 物理器件引腳的固有可編程特性優(yōu)勢來降低電路板布線復(fù)雜性，并簡化外部連接。

　　例如，通常情況下，在實(shí)際布局中物理器件的放置會(huì)使 FPGA 與外設(shè)之間的連接極為復(fù)雜，這在一定程度上與 BGA 封裝的高密度有關(guān)，我們可通過 FPGA的本身解決這個(gè)問題。這里可采用 FPGA 的引腳的重新分配與內(nèi)部布線來解決電路板布線的技術(shù)難題，還可以降低電路板空間占用與板子的層數(shù)要求。這一理念同樣依賴于在平臺層面上互連的軟件-硬件-FPGA 開發(fā)環(huán)境，只有這樣才能支持硬件 FPGA 域之間的智能與自動(dòng)引腳交換。

　　這里我們確實(shí)需要從根本上解決超越傳統(tǒng) SoC 設(shè)計(jì)方法限制的問題。要想實(shí)現(xiàn)本文所描述的系統(tǒng)，就需要可將所有設(shè)計(jì)進(jìn)程集中在同一領(lǐng)域的高級設(shè)計(jì)系統(tǒng)。通過統(tǒng)一設(shè)計(jì)應(yīng)用，采用整體設(shè)計(jì)的統(tǒng)一數(shù)據(jù)模型，就可消除嵌入式軟件、可編程硬件以及物理硬件等不同設(shè)計(jì)領(lǐng)域之間的分割。

　　用來實(shí)施的單純 SoC 設(shè)計(jì)方法與傳統(tǒng)系統(tǒng)都有極大的局限性，不能充分發(fā)揮 FPGA 的潛力。系統(tǒng)設(shè)計(jì)必須超越當(dāng)前這種不靈活的分離式設(shè)計(jì)方法，讓 FPGA(實(shí)際上是多個(gè) FPGA)成為整體設(shè)計(jì)的可再編程中央平臺。

　　只有在統(tǒng)一的產(chǎn)品設(shè)計(jì)環(huán)境中采用這種方法，設(shè)計(jì)應(yīng)用軟件才能提高可移植性，實(shí)現(xiàn)軟硬件的真正協(xié)調(diào)設(shè)計(jì)，而且在了解相關(guān)要求后在設(shè)計(jì)周期后期決定重要硬件。這樣創(chuàng)建出來的具有高度靈活性的動(dòng)態(tài)設(shè)計(jì)環(huán)境，可以幫助更多工程師創(chuàng)建出極具競爭力的特色創(chuàng)新電子產(chǎn)品。