SoPC與嵌入式系統(tǒng)軟硬件協(xié)同設(shè)計
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關(guān)鍵詞：嵌入式系統(tǒng) 軟硬件協(xié)同設(shè)計 片上可編程系統(tǒng)(SoPC)
1 概述
20世紀(jì)90年代初,電子產(chǎn)品的開發(fā)出現(xiàn)兩個顯著的特點：產(chǎn)品深度復(fù)雜化和上市時限縮短。基于門級描述的電路級設(shè)計方法已經(jīng)趕不上新形勢的發(fā)展需要，于是基于系統(tǒng)級的設(shè)計方法開始進入人們的視野。隨著半導(dǎo)體工藝技術(shù)的發(fā)展，特別是超深亞微米(VDSM,<0.25 μm)工藝技術(shù)的成熟，使得在一塊硅芯片上集成不同功能模塊（成為系統(tǒng)集成芯片）成為可能。這種將各種功能模塊集成于一塊芯片上的完整系統(tǒng)，就是片上系統(tǒng)SoC(System on Chip)。 SoC是集成電路發(fā)展的必然趨勢。
SoC設(shè)計技術(shù)始于20世紀(jì)90年代中期，它是一種系統(tǒng)級的設(shè)計技術(shù)。如今，電子系統(tǒng)的設(shè)計已不再是利用各種通用集成電路 IC(Integrated Circuit)進行印刷電路板PCB(Printed Circuit Board)板級的設(shè)計和調(diào)試，而是轉(zhuǎn)向以大規(guī)?，F(xiàn)場可編程邏輯陣列 FPGA (FieldProgrammable Gate Array)或?qū)Ｓ眉呻娐?nbsp;ASIC (ApplicationSpecific Integrated Circuit)為物理載體的系統(tǒng)級的芯片設(shè)計。使用ASIC為物理載體進行芯片設(shè)計的技術(shù)稱為片上系統(tǒng)技術(shù)，即SoC；使用FPGA作為物理載體進行芯片設(shè)計的技術(shù)稱為可編程片上系統(tǒng)技術(shù)，即SoPC（System on Programmable Chip）。SoC技術(shù)和SoPC技術(shù)都是系統(tǒng)級的芯片設(shè)計技術(shù)(統(tǒng)稱為廣義SoC)。
到目前為止，SoC還沒有一個公認(rèn)的準(zhǔn)確定義，但一般認(rèn)為它有三大技術(shù)特征：采用深亞微米（DSM）工藝技術(shù)，IP核(Intellectual Property Core)復(fù)用以及軟硬件協(xié)同設(shè)計。SoC的開發(fā)是從整個系統(tǒng)的功能和性能出發(fā)，利用IP復(fù)用和深亞微米技術(shù)，采用軟件和硬件結(jié)合的設(shè)計和驗證方法，綜合考慮軟硬件資源的使用成本，設(shè)計出滿足性能要求的高效率、低成本的軟硬件體系結(jié)構(gòu)，從而在一個芯片上實現(xiàn)復(fù)雜的功能,并考慮其可編程特性和縮短上市時間。使用SoC技術(shù)設(shè)計的芯片，一般有一個或多個微處理器芯片和數(shù)個功能模塊。各個功能模塊在微處理器的協(xié)調(diào)下，共同完成芯片的系統(tǒng)功能，為高性能、低成本、短開發(fā)周期的嵌入式系統(tǒng)設(shè)計提供了廣闊前景。
SoPC技術(shù)最早是由美國Altera公司于2000年提出的，是現(xiàn)代計算機輔助設(shè)計技術(shù)、電子設(shè)計自動化EDA(Electronics Design Automation)技術(shù)和大規(guī)模集成電路技術(shù)高度發(fā)展的產(chǎn)物。SoPC技術(shù)的目標(biāo)是將盡可能大而完整的電子系統(tǒng)在一塊FPGA中實現(xiàn)，使得所設(shè)計的電路在規(guī)模、可靠性、體積、功能、性能指標(biāo)、上市周期、開發(fā)成本、產(chǎn)品維護及其硬件升級等多方面實現(xiàn)最優(yōu)化。SoPC的設(shè)計以IP為基礎(chǔ)，以硬件描述語言為主要設(shè)計手段，借助以計算機為平臺的EDA工具，自動化、智能化地自頂向下地進行。
系統(tǒng)級芯片設(shè)計是一種高層次的電子設(shè)計方法，設(shè)計人員針對設(shè)計目標(biāo)進行系統(tǒng)功能描述，定義系統(tǒng)的行為特性，生成系統(tǒng)級的規(guī)格描述。這一過程中可以不涉及實現(xiàn)工藝。一旦目標(biāo)系統(tǒng)以高層次描述的形式輸入計算機后，EDA系統(tǒng)就能以規(guī)則驅(qū)動的方式自動完成整個設(shè)計。為了滿足上市時間和性能要求，系統(tǒng)級芯片設(shè)計廣泛采用軟硬件協(xié)同設(shè)計的方法進行。
2 SoPC設(shè)計中的軟硬件協(xié)同設(shè)計
2.1軟硬件協(xié)同設(shè)計的背景
系統(tǒng)級芯片設(shè)計是微電子設(shè)計領(lǐng)域的一場革命，它主要有3個關(guān)鍵的支撐技術(shù)：
① 軟、硬件的協(xié)同設(shè)計技術(shù)。主要是面向不同目標(biāo)系統(tǒng)的軟件和硬件的功能劃分理論（Functional Partition Theory）和設(shè)計空間搜索技術(shù)。
?、?nbsp;IP模塊復(fù)用技術(shù)。IP是指那些集成度較高并具有完整功能的單元模塊，如MPU、DSP、DRAM、Flash等模塊。IP模塊的再利用，除了可以縮短芯片的設(shè)計時間外，還能大大降低設(shè)計和制造的成本，提高可靠性。IP可分為硬IP和軟IP。SoPC中使用的IP多數(shù)是軟IP。軟IP可重定制、剪裁和升級，為優(yōu)化資源和提高性能提供了很大的靈活性。
?、?nbsp;模塊以及模塊界面間的綜合分析和驗證技術(shù)。綜合分析和驗證是難點，要為硬件和軟件的協(xié)同描述、驗證和綜合提供一個自動化的集成開發(fā)環(huán)境。
過去，最常用的設(shè)計方法是層次式設(shè)計，把設(shè)計分為3個域：行為域描述系統(tǒng)的功能；結(jié)構(gòu)域描述系統(tǒng)的邏輯組成；物理域描述具體實現(xiàn)的幾何特性和物理特性。采用自頂向下的層次式設(shè)計方法要完成系統(tǒng)級、功能級、寄存器傳輸級、門級、電路級、版圖級（物理級）的設(shè)計，經(jīng)歷系統(tǒng)描述、功能設(shè)計、邏輯設(shè)計、電路設(shè)計、物理設(shè)計、設(shè)計驗證和芯片制造的流程，是一個每次都從頭開始的設(shè)計過程。傳統(tǒng)的IC設(shè)計方法是先設(shè)計硬件，再根據(jù)算法設(shè)計軟件。在深亞微米設(shè)計中，硬件的費用是非常大的。當(dāng)設(shè)計完成后，發(fā)現(xiàn)錯誤進行更改時，要花費大量的人力、物力和時間，且設(shè)計周期變長。
現(xiàn)在，芯片的設(shè)計是建立在IP復(fù)用的基礎(chǔ)之上的，利用已有的芯核進行設(shè)計重用，完成目標(biāo)系統(tǒng)的整體設(shè)計以及系統(tǒng)功能的仿真和驗證。一般采用從系統(tǒng)行為級開始的自頂向下設(shè)計方法，把處理機制、模型算法、軟件、芯片結(jié)構(gòu)、電路直至器件的設(shè)計緊密結(jié)合起來，在單個芯片上完成整個系統(tǒng)的功能。同IC組成的系統(tǒng)相比，由于采用了軟硬件協(xié)同設(shè)計的方法，能夠綜合并全盤考慮整個系統(tǒng)的各種情況，可以在同樣的工藝技術(shù)條件下實現(xiàn)更高性能的系統(tǒng)指標(biāo)。既縮短開發(fā)周期，又有更好的設(shè)計效果，同時還能滿足苛刻的設(shè)計限制。
2.2軟硬件協(xié)同設(shè)計的發(fā)展過程
嵌入式系統(tǒng)設(shè)計早期，主要有兩種方式：一是針對一個特定的硬件進行軟件開發(fā)；二是根據(jù)一個已有的軟件實現(xiàn)其具體的硬件結(jié)構(gòu)。前者是一個軟件開發(fā)問題；后者是一個軟件固化的問題。早期的這種設(shè)計沒有統(tǒng)一的軟硬件協(xié)同表示方法；沒有設(shè)計空間搜索，從而不能自動地進行不同的軟硬件劃分，并對不同的劃分進行評估；不能從系統(tǒng)級進行驗證，不容易發(fā)現(xiàn)軟硬件邊界的兼容問題；上市周期較長。因此，早期的設(shè)計存在各種缺陷和不足。使用軟硬件協(xié)同設(shè)計后，從系統(tǒng)功能描述開始，將軟硬件完成的功能作全盤考慮并均衡，在設(shè)計空間搜索技術(shù)的支持下，設(shè)計出不同的軟硬件體系結(jié)構(gòu)并進行評估，最終找到較理想的目標(biāo)系統(tǒng)的軟硬件體系結(jié)構(gòu)，然后使用軟硬件劃分理論進行軟硬件劃分并設(shè)計實現(xiàn)。在設(shè)計實現(xiàn)時，始終保持軟件和硬件設(shè)計的并行進行，并提供互相通信的支持。在設(shè)計后期對整個系統(tǒng)進行驗證，最終設(shè)計出滿足條件限制的目標(biāo)系統(tǒng)。以FPGA為基礎(chǔ)的SoPC的軟硬件協(xié)同設(shè)計，為芯片設(shè)計實現(xiàn)提供了更為廣闊自由的空間。
2.3軟硬件協(xié)同設(shè)計涉及的內(nèi)容
目前，SoPC中的軟硬件協(xié)同設(shè)計主要涉及到以下內(nèi)容：系統(tǒng)功能描述方法、設(shè)計空間搜索(DSE)支持、資源使用最優(yōu)化的評估方法、軟硬件劃分理論、軟硬件詳細(xì)設(shè)計、硬件綜合和軟件編譯、代碼優(yōu)化、軟硬件協(xié)同仿真和驗證等幾個方面，以及同系統(tǒng)設(shè)計相關(guān)的低壓、低功耗、多布線層數(shù)、高總線時鐘頻率、I/O引腳布線等相關(guān)內(nèi)容。
系統(tǒng)功能描述方法解決系統(tǒng)的統(tǒng)一描述。這種描述應(yīng)當(dāng)是對軟硬件通用的，目前一般采用系統(tǒng)描述語言的方式。在軟硬件劃分后，能編譯并映射成為硬件描述語言和軟件實現(xiàn)語言，為目標(biāo)系統(tǒng)的軟硬件協(xié)同工作提供強有力的保證。
設(shè)計空間搜索提供了一種實現(xiàn)不同設(shè)計方式、理解目標(biāo)系統(tǒng)的機制，設(shè)計出不同的軟硬件體系結(jié)構(gòu)，使最優(yōu)化的設(shè)計實現(xiàn)成為可能。
最優(yōu)化的評估方法解決軟硬件的計量和評估指標(biāo)，從而能夠?qū)Σ煌脑O(shè)計進行資源占用評估，并進而選出最優(yōu)化的設(shè)計。
FPGA的評估可以做到以引腳為基本核算單位。軟硬件劃分理論從成本和性能出發(fā)，決定軟硬件的劃分依據(jù)和方法。基本原則是高速、低功耗由硬件實現(xiàn)；多品種、小批量由軟件實現(xiàn)；處理器和專用硬件并用以提高處理速度和降低功耗。劃分的方法從兩方面著手：一是面向軟件，從軟件到硬件滿足時序要求；二是面向硬件，從硬件到軟件降低成本。在劃分時，要考慮目標(biāo)體系結(jié)構(gòu)、粒度、軟硬件實現(xiàn)所占用的成本等各種因素。劃分完后，產(chǎn)生軟硬件分割界面，供軟硬件溝通、驗證和測試使用。
軟硬件詳細(xì)設(shè)計完成劃分后的軟件和硬件的設(shè)計實現(xiàn)。硬件綜合是在廠家綜合庫的支持下，完成行為級、RTL以及邏輯級的綜合。代碼優(yōu)化完成對設(shè)計實現(xiàn)后的系統(tǒng)進行優(yōu)化，主要是與處理器相關(guān)的優(yōu)化和與處理器無關(guān)的優(yōu)化。與處理器相關(guān)的優(yōu)化受不同的處理器類型影響很大，一般根據(jù)處理器進行代碼選擇、主要是指令的選擇；指令的調(diào)度(并行、流水線等)、寄存器的分配策略等；與處理器無關(guān)的優(yōu)化主要有常量優(yōu)化、變量優(yōu)化和代換、表達式優(yōu)化、消除無用變量、控制流優(yōu)化和循環(huán)內(nèi)優(yōu)化等。
軟硬件協(xié)同仿真和驗證完成設(shè)計好的系統(tǒng)的仿真和驗證，保證目標(biāo)系統(tǒng)的功能實現(xiàn)、滿足性能要求和限制條件，從整體上驗證整個系統(tǒng)。
2.4軟硬件協(xié)同設(shè)計的系統(tǒng)結(jié)構(gòu)
軟硬件協(xié)同設(shè)計在實際應(yīng)用中表現(xiàn)為軟硬件協(xié)同設(shè)計平臺的開發(fā)。從系統(tǒng)組成的角度，可以用圖1來表述軟硬件協(xié)同設(shè)計平臺的系統(tǒng)組成。其中設(shè)計空間搜索部分由體系結(jié)構(gòu)庫、設(shè)計庫、成本庫、系統(tǒng)功能描述和系統(tǒng)設(shè)計約束條件組成。設(shè)計空間搜索的任務(wù)是對不同的目標(biāo)要求找到恰當(dāng)?shù)慕鉀Q辦法。體系結(jié)構(gòu)庫是存放協(xié)同設(shè)計支持的各種體系結(jié)構(gòu)數(shù)據(jù)庫，一般是通過不同的模型表現(xiàn)出來。到目前為止，使用較多的模型有狀態(tài)轉(zhuǎn)換模型(有限狀態(tài)機)、事件驅(qū)動模型、物理結(jié)構(gòu)組成模型、數(shù)據(jù)流程模型和混合模型等。體系結(jié)構(gòu)的豐富程度決定了對目標(biāo)系統(tǒng)的軟硬件協(xié)同設(shè)計的支持力度。設(shè)計庫中包含可以使用的程序或網(wǎng)表的設(shè)計執(zhí)行數(shù)據(jù)庫，為新的設(shè)計提供參考依據(jù)。成本庫中提供設(shè)計成本的計算方法以及由目標(biāo)系統(tǒng)的資源消耗、電源消耗、芯片面積、實時要求等組成的數(shù)據(jù)庫，是工作在給定平臺上的明確界定。在設(shè)計空間搜索中還有一個比較重要的步驟，是對一個給定設(shè)計進行評估，主要有評估目標(biāo)系統(tǒng)的成本、性能、正確性等。經(jīng)過評估后的設(shè)計可以進行軟硬件劃分，產(chǎn)生硬件描述、軟件描述和軟硬件界面描述三個部分，以及各個部分的具體實現(xiàn)并優(yōu)化。最后進行硬件綜合、軟硬件集成和系統(tǒng)仿真和測試。
圖1軟硬件協(xié)同設(shè)計平臺的組成
2.5軟硬件協(xié)同設(shè)計流程
面向SoPC的軟硬件協(xié)同設(shè)計流程從目標(biāo)系統(tǒng)構(gòu)思開始。對一個給定的目標(biāo)系統(tǒng)，經(jīng)過構(gòu)思，完成其系統(tǒng)整體描述，然后交給軟硬件協(xié)同設(shè)計的開發(fā)集成環(huán)境，由計算機自動完成剩余的全部工作。一般而言，還要經(jīng)過模塊的行為描述、對模塊的有效性檢查、軟硬件劃分、硬件綜合、軟件編譯、軟硬件集成、軟硬件協(xié)同仿真與驗證等各個階段。軟硬件協(xié)同設(shè)計流程如圖2所示。其中軟硬件劃分后產(chǎn)生硬件部分、軟件部分和軟硬件接口界面三個部分。硬件部分遵循硬件描述、硬件綜合與配置、生成硬件組建和配置模塊；軟件部分遵循軟件描述、軟件生成和參數(shù)化的步驟，生成軟件模塊。最后把生成的軟硬件模塊和軟硬件界面集成，并進行軟硬件協(xié)同仿真，以進行系統(tǒng)評估和設(shè)計驗證。
圖2軟硬件協(xié)同設(shè)計流程
3 SoPC的軟硬件協(xié)同設(shè)計的優(yōu)勢
同SoPC相比，SoC具有如下缺點：首先，使用ASIC的試制和流片風(fēng)險大、成本高、成功率不高，一旦制片后就不能再進行修改。其次，使用ASIC設(shè)計芯片系統(tǒng)時，由于微控制器、功能模塊等IP是根據(jù)目標(biāo)系統(tǒng)性能進行選擇的，一旦選定，所選擇的IP的性能就不能再修改，也就基本上決定了目標(biāo)系統(tǒng)的性能，使得目標(biāo)系統(tǒng)的性能優(yōu)化空間相當(dāng)狹窄，同時也使得設(shè)計完成后的目標(biāo)系統(tǒng)的硬件升級變得不可能。再有，就是這種方式的硬件設(shè)計只能是流于拼裝和連接選定的硬件系統(tǒng)結(jié)構(gòu)，指令不可更改，根據(jù)指令系統(tǒng)來進行編程。設(shè)計人員的創(chuàng)造發(fā)揮自由度狹小，限制了人的能動性在設(shè)計中應(yīng)有的作用。
SoPC的可編程特性對這些問題沒有限制。SoPC技術(shù)在電子設(shè)計上給出了一種以人的基本能力為依據(jù)的軟硬件綜合解決方案；同時涉及到底層的硬件系統(tǒng)設(shè)計和軟件設(shè)計，在系統(tǒng)化方面有了廣大的自由度。開發(fā)者在軟硬件系統(tǒng)的綜合與構(gòu)建方面可以充分發(fā)揮創(chuàng)造性和想象力，使得多角度、多因素和多結(jié)構(gòu)層面的大幅度優(yōu)化設(shè)計成為可能，使用其可編程特性與IP核相結(jié)合，可以快速、低廉地開發(fā)出不同的協(xié)處理器，從而真正實現(xiàn)硬件編程、升級和重構(gòu)。隨著FPGA制造工業(yè)的發(fā)展，這種優(yōu)勢將會更加明顯。
4 支持SoPC軟硬件協(xié)同設(shè)計的工具
?。?） Cadence Virtual Component Codesign (VCC)
第一個為IP復(fù)用所設(shè)計的工業(yè)系統(tǒng)級HW/SW co-design開發(fā)平臺環(huán)境。在早期設(shè)計時就可以確認(rèn)軟硬件劃分的臨界體系結(jié)構(gòu)。它通過電子供給鏈進行交流和交換設(shè)計信息，為系統(tǒng)庫和SoC提供必要的框架。
?。?） System C
一種通過類對象擴展的基于C/C++的建模平臺，支持系統(tǒng)級軟硬件協(xié)同設(shè)計仿真和驗證，是建立在C++基礎(chǔ)上的新型建模方法，方便了系統(tǒng)級設(shè)計和IP交換。在System C語言描述中，最基本的構(gòu)造塊是進程。一個完整的系統(tǒng)描述包含幾個并發(fā)進程，進程之間通過信號互相聯(lián)系，且可以通過外在時鐘確定事件的順序和進程同步。System C源碼可以用來綜合硬件,把System C寫的硬件描述綜合成門級網(wǎng)表，以便IC實現(xiàn)或綜合成一個Verilog HDL；或VHDL的RTL描述，以便FPGA綜合。用System C開發(fā)的硬件模型可以用標(biāo)準(zhǔn)的C++編譯器來編譯,經(jīng)編譯后形成一個可執(zhí)行的應(yīng)用程序,設(shè)計人員可以通過console來觀察系統(tǒng)的行為,驗證系統(tǒng)功能和結(jié)構(gòu)。
?。?） 美國Altera公司的Quartus II軟件
集成良好的工具。它具有不尋常的綜合結(jié)構(gòu)及平面規(guī)劃和布局布線能力，可以進行時序和資源優(yōu)化；強有力的驗證功能是業(yè)內(nèi)惟一支持在系統(tǒng)更新RAM/ROM和常量的軟件，可以方便地在系統(tǒng)執(zhí)行試驗而不必重新編譯設(shè)計或重新配置FPGA的其余部分，大大減小了設(shè)計周期；容易使用，保持了可編程邏輯器件領(lǐng)域上的性能領(lǐng)導(dǎo)地位。作為系統(tǒng)生成工具的SoPC Builder，集成在Quartus II軟件的所有版本中。SoPC Builder提高了FPGA設(shè)計人員的工作效率。以其新特性及面向SoPC Builder知識產(chǎn)權(quán)的IP內(nèi)核，設(shè)計人員采用PCI接口和DDR/DDR2外部存儲器，可以迅速生成系統(tǒng)，進行引腳分配，提高設(shè)計集成度和可重用性。
結(jié)語
軟硬件協(xié)同設(shè)計作為系統(tǒng)級設(shè)計的支持技術(shù)，理論上和技術(shù)上還在不斷地發(fā)展和完善中。研究開發(fā)功能強大的軟硬件協(xié)同設(shè)計平臺，是這一技術(shù)逐漸走向成熟的標(biāo)志，而基于FPGA實現(xiàn)的SoPC技術(shù)，比基于ASIC實現(xiàn)的SoC技術(shù)提供了一種更靈活而成本低廉的系統(tǒng)級芯片設(shè)計方式。國內(nèi)外都在研發(fā)支持SoPC技術(shù)的軟硬件協(xié)同設(shè)計平臺。在國內(nèi)，這方面的研究開發(fā)已經(jīng)展開并取得了初步的成果。北京大學(xué)計算機系楊芙清院士和程旭教授等人，已經(jīng)開發(fā)成功國內(nèi)第一個微處理器軟硬件協(xié)同設(shè)計平臺；上海嵌入式系統(tǒng)研究所開發(fā)的基于FPGA實現(xiàn)處理器的ECNUX開發(fā)平臺，1.0版本已經(jīng)完成，功能強大的2.0版本正在開發(fā)過程中。在不久的將來，隨著軟硬件協(xié)同設(shè)計技術(shù)研究的深入，支持FPGA設(shè)計實現(xiàn)的功能強大的軟硬件協(xié)同設(shè)計平臺將會出現(xiàn)，并加速推進嵌入式系統(tǒng)的設(shè)計開發(fā)進程。
參考文獻
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