選擇適合目標應用的正確時鐘芯片

　　本文對時鐘芯片劃分為若干基本大類供設計者做出更加明智的時鐘選擇。
 
　　一般來說，時鐘芯片可根據(jù)其用途來分類。圖1將這些用途確定為（1）時鐘生成、（2）時鐘分配和（3）時鐘處理。由于市售的許多芯片均具有不止一種用途，因此，圖1中還示出了一類混合型時鐘。 
 

圖1  時鐘芯片的用途分類
 

時鐘生成
 
　　此類時鐘可生成一個或多個新的時鐘頻率。放置于時鐘樹起點的此類時鐘芯片稱為時鐘發(fā)生器。為了生成系統(tǒng)所需的各種時鐘頻率，必須采用這種發(fā)生器。另一方面，當此類芯片直接插入時鐘樹內時，則被稱為時鐘合成器。如果一個發(fā)生器無法從起點處生成所需的全部頻率，則可在時鐘樹分支中采用合成器來生成其余的頻率。

　　圖2示出了通用型時鐘生成器件。這些器件的特征是其輸出頻率為輸入頻率f1的倍數(shù)，其中，x、y或z可以是任何數(shù)（整數(shù)或非整數(shù)）。位于時鐘樹起點的時鐘發(fā)生器需要采用一個振蕩器源（例如晶體）作為輸入。這些芯片具有一個內部振蕩器，以完善所需的振蕩電路。CY25702、CY22050和CY22392是賽普拉斯半導體公司時鐘產品庫中的幾款器件實例。有些時鐘產品不僅包括該振蕩器電路，而且還包括晶體，比如CY25701和CY25702。除了該輸入振蕩電路以外，發(fā)生器和合成器是相似的。一個內部鎖相環(huán)（PLL）構成了這些器件的核心。
 
　　面向時鐘合成器應用的芯片還可以提供一項額外的好處，即電平變換（包括信號傳輸和電壓電平變換）。例如，一個芯片可以接受3.3V LVTTL輸入，而輸出3.3V LVPECL（例如CY22394或CYXP304）或2.5V LVTTL（例如CY22050或CY22395）。
 
時鐘分配
 
　　時鐘分配器件用于提供一種或多種輸出頻率的多個副本。在業(yè)界，這些器件有一個不太嚴格的稱呼，即“緩沖器”。如圖2所示，此類器件可進一步細分為非PLL型緩沖器和PLL型緩沖器。當未采用輸出分頻器時，非PLL型緩沖器僅提供輸入頻率的多個副本。如果在輸出端上設置分頻器，則能夠同時輸出多種頻率。一般地，在非PLL型緩沖器中只能提供整數(shù)分頻（N）。由于不包含PLL，這些器件因而不能對輸入頻率進行倍頻。常用的非PLL型分配緩沖器包括CY2309NZ和CY2DP3110。
 
　　交叉開關/多路復用器是一種在需要對輸入進行開關操作的特殊非PLL型緩沖器。圖2示出了該器件所執(zhí)行的各種操作。兩個輸入與兩個輸出相連，以用作一個（a）1:1緩沖器、（b）開關或（c、d）1:2緩沖器。這種器件（例如CY2PP326）在通信市場上很普遍。
 
　　PLL型緩沖器可實現(xiàn)輸入頻率的倍頻（M）。亦可以采用輸出分頻器（N）來提供某種分頻功能。這些M和N的數(shù)值一般為整數(shù)。分數(shù)N分頻器也是可以接受的，但是這種專用功能通常由時鐘生成芯片提供。 
 

圖2  普通時鐘種類圖解
 
　　與非PLL型緩沖器相比，PLL型緩沖器除了倍頻之外還有其他幾項優(yōu)點。由于大多數(shù)PLL都工作于上升時鐘脈沖沿輸入（而不是下降沿），因此，可以在不減小輸出占空比的情況下大幅度地減小輸入占空比。于是，PLL型緩沖器在需要進行占空比校正的場合中使用。
 
　　PLL的另一項優(yōu)點是低的輸入至輸出傳播延遲。傳播延遲可從非PLL型器件的ns級縮短至PLL型器件的數(shù)百ps，因而有時稱為零延遲緩沖器(ZDB)。憑借這種近零傳播延遲，輸出呈現(xiàn)出與輸入的相位同步。利用同步時鐘的通用時鐘總線架構是ZDB（例如CY23EP05）的一種常見應用。
 
　　PLL型時鐘還用來提供可調的輸入至輸出延遲。這種應用要求把PLL的反饋接線引出至封裝上的一個外部引腳。在該反饋輸入端上引入延時實現(xiàn)了對輸入至輸出時鐘相位校準的控制。在反饋通路上設置一個容性負載或一條長度合適的傳輸線是產生該延遲的兩種方法。有些芯片（例如賽普拉斯的RoboClock系列，即CY7B993V）具有一種可調內部延遲功能，用戶可為每個輸出選用該功能。這樣，通過為每個輸出配置一個具有合適延遲的緩沖器，就能夠用于消除PCB走線長度的電路板時滯。
 
　　PLL另一個好處是其能夠對抖動加以衰減。PLL的閉環(huán)特性使得這些緩沖器具有幾MHz或更小的帶寬。任何高于該帶寬的抖動頻率都將被PLL所衰減。因此，PLL型緩沖器是天然的抖動濾波器。這種器件適用于無法接受時鐘抖動并需要加以清除的應用。
 
　　正如時鐘合成器那樣，除了上述用于時鐘分配之外，PLL型時鐘芯片還可以提供信號傳輸和電壓電平變換。
 

時鐘處理
 
　　第三類時鐘芯片用于對輸入時鐘波形進行某種形式的處理。最簡單的形式可能就是信號傳輸電平變換器了。例如在市售芯片中，有的只接收LVTTL并輸出LVPECL。
 
　　較為復雜的形式包括專用PLL型抖動衰減器件。這種器件可遵循業(yè)界規(guī)范（即SONET）的抖動發(fā)生和抖動峰化要求。用于實現(xiàn)時鐘冗余的芯片代表了另一類時鐘處理器。例如賽普拉斯的FailSafe系列（即CY23FS08）就具有兩個冗余輸入，這樣，如果芯片檢測到一個輸入消失，則輸出相位和頻率將自動地平穩(wěn)切換至另一個輸入。
 
　　擴頻時鐘發(fā)生（SSCG）是另一種時鐘處理器，廣泛應用于降低系統(tǒng)的電磁干擾（EMI）。產品實例包括CY25701、CY25100和CY25200。這些SSCG芯片可輸出一個輸入基準頻率的調頻版本。該方案通過把輸出頻率散布于某個有限的范圍內（通常小于輸入頻率的1%）來降低系統(tǒng)EMI。由于輸出時鐘波形分布于各種擴頻頻率之上，因此，在輸出信號任一頻率中功率較之在單個輸入頻率中的功率有所降低。這種做法改善了電路板內的信號完整性。

混合型時鐘

    混合型時鐘組合了時鐘生成、發(fā)生和處理功能。圖2示出了一種可能性，包括：（1）SSCG、（2）采用直接輸入的時鐘合成，或采用另外一個（晶體）輸入的時鐘發(fā)生，以及（3）某種時鐘分配能力。市售的混合型時鐘有許多種，事實上，市場的影響力正在使時鐘的專用性變得越來越強。使時鐘與其特定的最終市場相適應所產生的作用往往有利于混合型時鐘的生成。例如PCI市場需要在33、66、100和133MHz頻率上采用1%向下擴頻的SSCG，因此，除了多個輸出副本以外，通常設置在面向PCI市場的混合型時鐘（例如IMIZ9531）之中。

選擇正確的時鐘
 
　　對于按用途分類的時鐘芯片，表1分析了其各自不同的特點，旨在幫助設計者選擇與應用最適合的芯片種類。例如，如前文所述，任何PLL型時鐘均能夠對不良的輸入占空比進行校正。如果應用只要求對I/O信號傳輸標準和/或電壓電平進行變換，則非PLL型緩沖器是最簡單、最具成本效益性的解決方案。不過，合成器和PLL型緩沖器也可完成這些變換，并在需要其他功能起到雙重作用。抖動衰減是PLL型器件所固有的（較）窄帶寬特性。
 

表1  各類時鐘彼此不同的典型特征
 

區(qū)分要素
 

時鐘發(fā)生
 

時鐘分配
 

時鐘處理
 

發(fā)生器
 

合成器
 

非PLL型
 

PLL型
 

不良輸入占空比校正
 

X
 

X
 

交叉/多路復用器
 

X
 

電壓電平變換
 

X
 

X
 

X
 

信號傳輸標準變換
 

X
 

X
 

X
 

內部晶體振蕩器
 

X
 

抖動衰減
 

X
 

X
 

X
 

分頻
 

X
 

X
 

X
 

倍頻
 

X
 

X
 

X
 

多個無關輸出頻率
 

X
 

X
 

寬輸入頻率選擇
 

X
 

X
 

X
 

寬輸出頻率選擇
 

X
 

X
 

用于扇出的多個輸出副本
 

X
 

X
 

低傳播延遲（輸入至輸出）
 

X
 

EMI抑制（擴頻發(fā)生）
 

X
 

可調輸入-輸出延遲
 

X
 

X
 

冗余
 

X
 

可編程功能
 

X
 

X
 

X
 

X
 

實例
 

CY22050
 

CY25702
 

CY22392
 

CY22050
 

CY2PP3115
 

CY2304NZ
 

CY23EP09
 

CY7B995
 

CY23FS04
 

CY23FS08
 

　　時鐘處理器芯片可以用來執(zhí)行多種任務，表1只列出為數(shù)不多的幾個實例。另外，還有眾多的混合型時鐘可供選擇，而且混合時鐘的變型遠遠超出了表1所概括的可能性。 

　　此外可編程時鐘芯片的可編程功能不會改變其自身的固有用途或類別，但確實提供了許多額外的好處，設計者在選擇時鐘芯片時對此應有所了解。在競相推出要求符合最新標準的系統(tǒng)的過程中，可編程芯片使得設計者能夠在無需重新設計電路板的情況下調整系統(tǒng)的時鐘功能，從而加快了產品的面市時間。此外，可編程時鐘還通過合并庫存量而降低了成本。與非可編程型解決方案相比，它們的引腳數(shù)目也較少，因而節(jié)省了寶貴的板級空間。

　　采用可編程芯片時做出的犧牲是必須對其進行編程而提供性能空間。因此，已經(jīng)通過ASIC、FPGA或其他控制器而擁有了串行接口的系統(tǒng)自然適合于可編程芯片。某些種類的時鐘芯片還可以采用EPROM寄存器來進行編程。

做出明智的選擇 

    由于可供設計者挑選的時鐘芯片非常之多，因此，回顧并了解如何實現(xiàn)每種時鐘芯片的特性與目標應用的最佳匹配是頗有益處的。面對大量的時鐘芯片，本文為您提供了選擇指南，藉此來實現(xiàn)與您的應用相適合的最高效、最經(jīng)濟的時鐘樹設計方案。