賽靈思ISE 12設(shè)計(jì)套件用智能時(shí)鐘門控技術(shù)降低動(dòng)態(tài)功耗30%

　　全球可編程平臺(tái)領(lǐng)導(dǎo)廠商賽靈思公司(Xilinx, Inc.)日前推出 ISE 12軟件設(shè)計(jì)套件，實(shí)現(xiàn)了具有更高設(shè)計(jì)生產(chǎn)力的功耗和成本的突破性優(yōu)化。ISE 設(shè)計(jì)套件首次利用“智能”時(shí)鐘門控技術(shù)，將動(dòng)態(tài)功耗降低多達(dá) 30%。此外，該新型套件還提供了基于時(shí)序的高級(jí)設(shè)計(jì)保存功能、為即插即用設(shè)計(jì)提供符合 AMBA 4 AXI4 規(guī)范的IP支持，同時(shí)具備第四代部分重配置功能的直觀設(shè)計(jì)流程，可降低多種高性能應(yīng)用的系統(tǒng)成本。

　　在為所有 Xilinx Virtex-6 和 Spartan-6 FPGA 產(chǎn)品系列提供全面生產(chǎn)支持的同時(shí)，ISE 12 版本作為業(yè)界唯一一款領(lǐng)域?qū)Ｓ迷O(shè)計(jì)套件，不斷發(fā)展和演進(jìn)，可以為邏輯、數(shù)字信號(hào)處理 (DSP)、嵌入式處理以及系統(tǒng)級(jí)設(shè)計(jì)提供互操作性設(shè)計(jì)流程和工具配置。此外，賽靈思還在ISE 12套件中采用了大量軟件基礎(chǔ)架構(gòu)，并改進(jìn)了設(shè)計(jì)方法，從而不僅可縮短運(yùn)行時(shí)間，提高系統(tǒng)集成度，而且還能在最新一代器件產(chǎn)品系列和目標(biāo)設(shè)計(jì)平臺(tái)上擴(kuò)展 IP 互操作性。

　　賽靈思 ISE 設(shè)計(jì)套件高級(jí)市場(chǎng)營(yíng)銷總監(jiān) Tom Feist 指出：“賽靈思FPGA 為各種應(yīng)用和市場(chǎng)領(lǐng)域成千上萬(wàn)的設(shè)計(jì)人員提供創(chuàng)新平臺(tái)。設(shè)計(jì)人員在他們的新一代產(chǎn)品中繼續(xù)不斷地采用賽靈思的 FPGA，因?yàn)榻柚覀兊漠a(chǎn)品，他們能在縮減系統(tǒng)成本、降低功耗以及提高性能等要求方面實(shí)現(xiàn)最佳平衡。ISE 12設(shè)計(jì)套件專門為滿足設(shè)計(jì)者的上述目標(biāo)進(jìn)行了優(yōu)化，包括通過(guò)功耗和成本方面的軟件創(chuàng)新，最大限度地發(fā)揮 Virtex-6 與 Spartan-6 器件及平臺(tái)的功能，并且顯著提高了整體設(shè)計(jì)生產(chǎn)力。”

　　智能自動(dòng)化實(shí)現(xiàn)功率優(yōu)化

　　ISE 12設(shè)計(jì)套件推出了FPGA 業(yè)界首款帶自動(dòng)化分析與精細(xì)粒度(邏輯切片)優(yōu)化功能的智能時(shí)鐘門控技術(shù)。該功能專為減少轉(zhuǎn)換次數(shù)而開發(fā)，而轉(zhuǎn)換次數(shù)正是降低數(shù)字設(shè)計(jì)動(dòng)態(tài)功耗的主要因素。上述技術(shù)的工作原理是，利用一系列獨(dú)特的算法來(lái)分析設(shè)計(jì)方案，以檢測(cè)每個(gè) FPGA 邏輯切片中轉(zhuǎn)換時(shí)不改變下游邏輯和互聯(lián)的順序元件(即“轉(zhuǎn)換”)。該軟件生成的時(shí)鐘啟用邏輯會(huì)自動(dòng)關(guān)閉邏輯切片級(jí)不必要的活動(dòng)，避免關(guān)閉整個(gè)時(shí)鐘網(wǎng)絡(luò)，這樣可以節(jié)省大量的功耗。

　　生產(chǎn)力更高，性能更強(qiáng)

　　ISE 12 設(shè)計(jì)套件的高級(jí)設(shè)計(jì)保存功能使設(shè)計(jì)人員能夠通過(guò)可重復(fù)使用的時(shí)序結(jié)果快速實(shí)現(xiàn)設(shè)計(jì)時(shí)序收斂。設(shè)計(jì)人員不僅能將設(shè)計(jì)方案進(jìn)行分區(qū)，集中精力滿足關(guān)鍵模塊所需的時(shí)序功能，而且還可在進(jìn)行其他部分的設(shè)計(jì)工作時(shí)將這些模塊鎖定，以保存其布局布線。為推出即插即用型 FPGA 設(shè)計(jì)，賽靈思正對(duì)開放式 ABMA 4 AXI4 互聯(lián)協(xié)議上的 IP 接口進(jìn)行標(biāo)準(zhǔn)化，這既簡(jiǎn)化了賽靈思及第三方供應(yīng)商提供的 IP集成工作，同時(shí)最大限度地提高了系統(tǒng)性能。為了高效映射于 FPGA 架構(gòu)，賽靈思還與 ARM 公司共同定義了AXI4、AXI4-Lite 和 AXI4-Stream 規(guī)范。

　　部分重配置降低成本

　　桑迪亞國(guó)家實(shí)驗(yàn)室 (Sandia National Laboratories.)嵌入式系統(tǒng)工程師 Jonathon Donaldson 指出：“部分重配置功能對(duì)太空應(yīng)用非常重要，它不僅能支持設(shè)備在軌‘升級(jí)’，而且還能大幅減少對(duì)抗輻射非易失存儲(chǔ)器的需求，這種存儲(chǔ)器通常非常昂貴而密度較低。自從部分重配置技術(shù)隨賽靈思 FPGA 誕生以來(lái)，我們就一直使用這種技術(shù)，而且對(duì)工具的質(zhì)量改進(jìn)很滿意。有關(guān)工具非常實(shí)用，幾乎適用于各種情況。ISE 設(shè)計(jì)套件最新版本則讓這些工具更加方便易用。”

　　部分重配置技術(shù)能在不中斷其它邏輯工作的情況下下載部分 bit 文件，從而動(dòng)態(tài)修改FPGA 邏輯塊。ISE 設(shè)計(jì)套件 12采用直觀接口，以及與用戶熟悉的標(biāo)準(zhǔn) ISE 設(shè)計(jì)流程緊密結(jié)合的簡(jiǎn)化設(shè)計(jì)方法，從而使部分重配置技術(shù)能夠輕松運(yùn)用于賽靈思 FPGA 器件中。ISE 部分重配置流程現(xiàn)在使用同樣的業(yè)經(jīng)驗(yàn)證的賽靈思工具和方法，滿足時(shí)序收斂、設(shè)計(jì)管理與平面規(guī)劃以及設(shè)計(jì)保存的需求。

　　由于支持第四代“即時(shí)”部分重配置技術(shù)，設(shè)計(jì)人員能在盡可能小型化的器件中集成多種高級(jí)應(yīng)用，從而大幅降低系統(tǒng)成本與功耗。新一代有線光學(xué)傳輸網(wǎng)絡(luò) (OTN) 解決方案的開發(fā)人員實(shí)施一個(gè) 40G 多端口復(fù)用轉(zhuǎn)換器接口，相對(duì)于不支持部分重配置的器件而言所需的資源減少了三分之一。包括軟件無(wú)線電在內(nèi)的眾多其它應(yīng)用也受益于賽靈思 FPGA 按需重配置功能所提供的更高靈活性優(yōu)勢(shì)。

　　立即啟動(dòng)設(shè)計(jì)工作

　　ISE 設(shè)計(jì)套件12創(chuàng)新技術(shù)將分階段推出，其中面向 Virtex-6 FPGA 設(shè)計(jì)的智能時(shí)鐘門控技術(shù)現(xiàn)已隨12.1版本推出;面向 Virtex-6 FPGA 設(shè)計(jì)的部分重配置技術(shù)將隨 12.2 版本推出;而 AXI4 IP 支持將隨 12.3 版本推出。ISE 12 套件可與 Aldec、Cadence Design Systems、Mentor Graphics 以及 Synopsys等 公司推出的最新仿真和綜合軟件協(xié)同工作。

　　此外，相對(duì)于前版而言，通過(guò)改進(jìn)嵌入式設(shè)計(jì)技術(shù)，12.1 版軟件的邏輯綜合平均速度提升 2 倍，大型設(shè)計(jì)實(shí)施運(yùn)行時(shí)間縮短 1.3 倍。12.1 版本軟件還為 Virtex-6 FPGA 多模無(wú)線電目標(biāo)設(shè)計(jì)平臺(tái)、Spartan-6 FPGA 工業(yè)自動(dòng)化與工業(yè)影像目標(biāo)設(shè)計(jì)平臺(tái)以及 Virtex-6 HXT FPGA 100G OTN 和包處理目標(biāo)設(shè)計(jì)平臺(tái)(今年晚些時(shí)候推出)提供了擴(kuò)展的并經(jīng)生產(chǎn)驗(yàn)證的 IP。