新型雷達(dá)數(shù)字電路便攜式自動(dòng)測(cè)試系統(tǒng)設(shè)計(jì)

　　BS Interface Pod模塊

　　BS Interface Pod模塊，作為測(cè)試輸入/輸出信號(hào)傳輸?shù)闹虚g級(jí)模塊，主要實(shí)現(xiàn)JTAG-Control-PCI-USB控制器與BUT之間測(cè)試通道的擴(kuò)展和信號(hào)的同步與緩存。FPGA(Altera公司，EP20K160EBC365-1)是本電路設(shè)計(jì)的核心，其功能是將前級(jí)JTAG-Control-PCI-USB控制器發(fā)出的不同的控制信號(hào)轉(zhuǎn)換成UUT測(cè)試終端能夠識(shí)別的TAP控制信號(hào)，保證TDI、TCK、TMS、TRST準(zhǔn)確施加到UUT的測(cè)試端，同時(shí)將采集到的TDO信號(hào)返回給測(cè)試前端控制模塊。74LVC125(Buffer)則用來(lái)完成信號(hào)暫存，輸出級(jí)的74LVC125還可增強(qiáng)信號(hào)的扇出能力。整個(gè)BS Interface Pod模塊采用抗EMI(電磁干擾)屏蔽封裝，前面板預(yù)留4個(gè)20Pin的JTAG控制端口，另外設(shè)計(jì)了一個(gè)電源指示燈，用于上電確認(rèn)。

　　測(cè)試系統(tǒng)軟件設(shè)計(jì)

　　系統(tǒng)軟件在Windows XP環(huán)境下采用Visual C++6.0及National Instruments公司的LabWindows 6.0集成開發(fā)環(huán)境完成。Visual C++ 6.0能夠提供豐富的Windows程序開發(fā)功能，靈活性強(qiáng)、編程效率高;LabWindows 6.0提供了多種接口協(xié)議、豐富的控件及儀器驅(qū)動(dòng)程序，其支持虛擬儀器技術(shù)的特性是其它開發(fā)環(huán)境無(wú)法比擬的，同時(shí)它提供了豐富的軟件包接口，為軟件開發(fā)提供了極大的方便。

　　軟件設(shè)計(jì)采取了軟件模塊化及自頂向下的設(shè)計(jì)原則，首先根據(jù)MERGE原則劃分電路模塊，將測(cè)試程序分割成不同的測(cè)試模塊，其次采用宏的方式構(gòu)建標(biāo)準(zhǔn)的測(cè)試模塊并優(yōu)化模塊接口，然后將其它待測(cè)模塊與該模塊接口進(jìn)行有效鏈接，再分別進(jìn)行編譯及調(diào)試，最后一起進(jìn)行合并構(gòu)建完整的測(cè)試體。在開發(fā)過程中，將該軟件分為若干模塊不但減少了軟件的工作量，而且對(duì)于函數(shù)的公共部分進(jìn)行了類的封裝，提高了模塊的復(fù)用性，同時(shí)提高了軟件本身的可測(cè)試性。

　　測(cè)試優(yōu)化

　　為減少ATE在故障診斷中誤判的概率，系統(tǒng)采用加權(quán)偽隨機(jī)向量關(guān)系生成、插入間隔刷新測(cè)試矢量?jī)?yōu)化測(cè)試矢量和測(cè)試過程。

　　(1) 加權(quán)偽隨機(jī)測(cè)試矢量生成：加權(quán)偽隨機(jī)測(cè)試矢量生成能夠利用較短的測(cè)試碼長(zhǎng)度(即較短的測(cè)試時(shí)間)達(dá)到較高的測(cè)試故障覆蓋率。為了縮短測(cè)試碼并改進(jìn)故障覆蓋率，這種測(cè)試矢量生成方式可以調(diào)節(jié)在輸入端產(chǎn)生0或1的概率，有效檢測(cè)到難檢測(cè)的故障。在偽隨機(jī)測(cè)試碼中，每個(gè)輸入端產(chǎn)生0或1的概率為50%。

　　(2) 插入式間隔刷新：由于數(shù)據(jù)線具有一定的電平保持特性，因此對(duì)于一組數(shù)據(jù)總線I/O而言，在BS-Cell處于讀狀態(tài)時(shí)(如處于Update狀態(tài))，Cell單元的Output Enable Control Cell處于有效狀態(tài)，測(cè)試矢量通過BS-Cell施加至I/O數(shù)據(jù)總線，如果下一個(gè)時(shí)鐘節(jié)拍，BS-Cell處于寫狀態(tài)(如處于Capture狀態(tài))，由于數(shù)據(jù)線的電平保持特性，則有可能在此時(shí)間，BS-Cell所Capture回讀的數(shù)據(jù)為上一個(gè)時(shí)鐘節(jié)拍的Update數(shù)據(jù)，造成測(cè)試不穩(wěn)定。解決的辦法是在每一次讀狀態(tài)結(jié)束后，系統(tǒng)根據(jù)讀狀態(tài)的間隔時(shí)間，隨機(jī)產(chǎn)生一組與上一組測(cè)試矢量不同的數(shù)據(jù)，命名為*data，對(duì)I/O總線進(jìn)行間隔刷新。

　　實(shí)驗(yàn)結(jié)果及分析

　　現(xiàn)以某新型雷達(dá)點(diǎn)跡處理數(shù)字電路為例進(jìn)行系統(tǒng)功能驗(yàn)證。整個(gè)電路采用DSP+FPGA的設(shè)計(jì)架構(gòu)，其主要芯片包括：5片DSP(ADSP21060)、2片F(xiàn)PGA(Atlera Flex EPF10K系列)、8片雙口RAM(QFP封裝)，其他E2PROM、HC244(SOP封裝)、HC245(SOP封裝)等。電路設(shè)計(jì)復(fù)雜，芯片多，PCB布局布線密度大，采用ICT、功能測(cè)試TPS開發(fā)難度大。

　　利用本邊界掃描自動(dòng)測(cè)試系統(tǒng)，結(jié)合MERGE方法，對(duì)上述電路板進(jìn)行TPS開發(fā)實(shí)驗(yàn)及故障診斷，測(cè)試結(jié)果如圖4所示。

　　插入模擬故障(U8-6 stuck to 0)，重新仿真：掃描鏈測(cè)試→PASS→B-Scan器件簇測(cè)試→PASS→NB-Scan器件簇測(cè)試→Failed (Report: Pin(s): U3-25，R26-2，U8-6，R26-1 possible stuck at low，the BS nodes is U31-21(R/W))。

　　上述仿真結(jié)果表明，融合MERGE方法所構(gòu)建的基于邊界掃描的板級(jí)自動(dòng)測(cè)試系統(tǒng)，自動(dòng)化程度高，故障隔離準(zhǔn)確有效。