用于無線基礎設備中數(shù)據(jù)轉換器和低成本FPGA的JESD204A

　　基于SERDES的數(shù)據(jù)轉換器和FPGA的優(yōu)勢

　　可編程邏輯和高速數(shù)據(jù)轉換技術在基站設計的整個演變過程中發(fā)揮了非常重要的作用。數(shù)據(jù)轉換器提供了射頻功率放大器與無線通信單元中射頻小信號部分的橋接，而FPGA為設計師們提供了足夠的靈活性，使得在空中接口規(guī)范完全確定之前就可以開始設計。

　　日益增加的基站數(shù)據(jù)吞吐量的需求導致了無線通信單元的元件成本和功耗的增加，并使得相關印刷電路板和接口更加復雜，同時更加強調對信號完整性的要求。兼容了JESD204A的數(shù)據(jù)轉換器，具有降低元器件材料成本及其他商業(yè)和技術方面的優(yōu)點，使得BTS的OEM廠商無法忽略這個新型、具有突破性意義的接口選擇。不斷節(jié)約的元器件材料成本很快超過了采用該接口技術的花費，并且還提高了系統(tǒng)的可靠性，從而進一步節(jié)約了成本。

　　JEDEC JESD204A通過簡化印刷電路板布局大大地降低了射頻拉遠單元的元器件材料成本，印刷電路板布局的簡化在減少了電路板層數(shù)的同時縮小了電路板尺寸，這兩者都是增加電路板成本的重要因素。此外，由于JESD204A大大降低了數(shù)據(jù)轉換器和FPGA之間的接口信號數(shù)量，從而使得整個系統(tǒng)的可靠性得到增強。由于低電壓擺幅的CML降低了功耗，電源的元器件材料成本也可能相應地減少。JESD204A除了有助于降低元器件材料成本，還對設計的系統(tǒng)架構級有很大的益處。強大的嵌入式協(xié)議(沒有軟件開銷)，包括數(shù)據(jù)加擾、單比特錯誤檢測和數(shù)據(jù)線路同步丟失檢測，以及加強了射頻印刷電路板上模擬和數(shù)字部分的隔離，提高了抗噪聲能力。許多業(yè)內觀察員認為數(shù)據(jù)轉換接口向JESD204A的轉換是不可避免的，就像在PC和DSP硬件領域中向USB、PCI Express和串行RapidIO高速串行的轉換一樣。

　　正如數(shù)據(jù)轉換器那樣，對于成本、功耗和性能的更高要求也迫使FPGA架構發(fā)生重大改變，從而顯著地提高了其性能、特性和邏輯密度。與ASIC相比，F(xiàn)PGA因其本身的靈活性和更快的產(chǎn)品上市時間，長期以來一直廣受贊譽，但是過去FPGA僅限用于“接口邏輯”和“修正錯誤”的應用。如今由于FPGA的價值已大大擴展，這一情況已經(jīng)發(fā)生改觀。例如，萊迪思低成本、低功耗的新型FPGA系列，具有增強型功能，如集成的SERDES、DSP的數(shù)據(jù)通路和嵌入式存儲器，已經(jīng)成為了眾多射頻拉遠單元設計的重要組成部分。系統(tǒng)設計工程師們現(xiàn)在僅需花費一半的功耗和成本，利用這款極具競爭力的帶有SERDES功能的FPGA，在復雜的信號路徑應用中使用這個可編程平臺，實現(xiàn)諸如數(shù)字下變頻(Digital Down Conversion，DDC)、數(shù)字上變頻(Digital Up Conversion，DUC)、波峰因數(shù)縮小(Crest Factor Reduction，CFR)和數(shù)字預失真(Digital Pre-Distortion，DPD)功能。

　　小結

　　BTS的OEM廠商需要認真考慮，使用新的JESD204A高速串行接口為射頻拉遠單元節(jié)省元器件材料成本和其他費用，以作為應對未來不斷增加的無線基礎設施ASP的降價壓力的一種重要手段。

　　過去，F(xiàn)PGA和數(shù)據(jù)轉換器在射頻拉遠單元設計中發(fā)揮了關鍵作用;如今，它們在降低系統(tǒng)構建成本上發(fā)揮著更大的作用?；赟ERDES的、可擴展的JESD204A接口在多個ADC / DAC和多個FGPA之間提供了一個無縫、簡化的、低功耗和低成本的數(shù)據(jù)高速公路。功能豐富、更低成本的FPGA實現(xiàn)了更快的產(chǎn)品上市時間和更短的成本收回周期，并提供能夠更有效地應對不斷變化的標準的靈活性。系統(tǒng)設計工程師現(xiàn)在還擁有一個令人興奮的、改進的工具集來應對不斷發(fā)展的無線寬帶市場的挑戰(zhàn)。