業(yè)界首個統(tǒng)計引擎提高網(wǎng)絡處理器周期

　　IDT推出業(yè)界首個現(xiàn)成的統(tǒng)計引擎。該統(tǒng)計引擎以邊沿路由器、寬帶存儲設備和多服務提供平臺為目標，具有網(wǎng)絡處理器論壇（NPF）LA-1 接口，并可卸載 NPU、FPGA 和 ASIC 等處理器元件中的重要統(tǒng)計跟蹤功能。利用這種新型單芯片器件，設計者可集中精力實現(xiàn)基于 IP 的服務的其他計算密集功能。這些服務包括從 IPv4 到 IPv6 的轉移；以及諸如流媒體和在線游戲等與內(nèi)容相關的業(yè)務，此類業(yè)務需要對帶寬消費理解并精確跟蹤。 


　　IDT 首席技術官兼系統(tǒng)技術公司副總裁 Michael Miller 表示：“該統(tǒng)計引擎的推出是 IDT 將對系統(tǒng)級應用的理解與我們的各種技術結合起來，提供增值解決方案來改善性能和成本效益的一個進步。用戶希望設計一個支持目前信息包處理器的 10G（OC-192）邊沿/接入/城域路由器，而在支持數(shù)以百萬計的用戶群實現(xiàn)傳輸速率方面會遇到困難。這種路由器需要區(qū)分服務，而且需要用一個單處理器保證傳輸速率的服務質(zhì)量和服務水平，這種設計幾乎是不可能的

。IDT 的統(tǒng)計引擎可防止處理器單元在限制性的外部總線訪問過程中的產(chǎn)生的停滯，將有助于用戶應對系統(tǒng)性能方面的挑戰(zhàn)?！?nbsp;
　　邊沿和接入設備必須跟蹤數(shù)千計的用戶流動，這是今天的 NPU 和 ASIC所不能滿足的存儲需求，因此需要片外存儲。隨著今天內(nèi)部處理元件運行速度逐漸超過 1GHz，為了進行流量統(tǒng)計而延遲每個信息包的多個外部多時鐘讀取周期的成本是非常昂貴的。這種延遲往往需要處理器線程進行上下文交換，進一步增加了復雜性和管理費用，可能導致設計預算超支。IDT 統(tǒng)計引擎采用一種集成的 64 位算術邏輯單元（ALU）可卸載高達 800 的額外數(shù)據(jù)通道處理器周期（每 64 位計數(shù)器更新一次），使統(tǒng)計計算所需的網(wǎng)絡處理器周期提高 90%。這樣可使設計者提高信息包處理的傳輸速率，并實現(xiàn)深層的信息包檢查，以支持新型基于 IP 的服務。 


　　ALU采用增強的多端口存儲器單元架構使統(tǒng)計引擎利用一個創(chuàng)新的已申請專利的“發(fā)后不理（fire-and-forget）”操作來更新多個計數(shù)器?！鞍l(fā)后不理”是一種原子操作，可取代傳統(tǒng)的讀取/修改/寫入順序，使處理器能在每個時鐘周期內(nèi)訪問和更新多達 4 個計數(shù)器?！鞍l(fā)后不理”功能分好處在于可以使 QDR-II 帶寬提高達 87%。該特性特別適用于依賴傳統(tǒng)的和耗時的編碼方法的軟件設計者。 

　　IDT 統(tǒng)計引擎增強的多端口存儲單元架構也有助于保證需要每 5 納秒進行多個統(tǒng)計更新的低延時統(tǒng)計操作的一致性，適用于 10G 及 10G 以上的傳輸速率?？膳渲玫?nbsp;64/32位ALU對于需要將現(xiàn)有的 32 位操作升級到 64 位操作的系統(tǒng)是非常有用的，而不會影響性能。這些可配置選項使用戶可選擇 512K 32 位計數(shù)器或 256K 64 位計數(shù)器，可有效地分配片上存儲資源，滿足結算和計費等系統(tǒng)應用需求。 

　　由于統(tǒng)計引擎是一種單芯片、現(xiàn)成的應的解決方案，板卡設計者意識到了該產(chǎn)品帶來的降低系統(tǒng)成本和板卡的復雜性，以及快速上市時間的好處。此外，該器件的雙脈沖x18 QDR-II SRAM 的“蚌殼”能力可以簡化板卡設計，并滿足網(wǎng)絡系統(tǒng)中出現(xiàn)的標準化趨勢。 



　　IDT 統(tǒng)計引擎以 576 引腳、符合RoHS的倒裝芯片封裝供貨。該產(chǎn)品現(xiàn)已提供樣品。