萊迪思今日發(fā)布改進(jìn)了綜合和功耗優(yōu)化的CPLD設(shè)計(jì)工具

　　萊迪思半導(dǎo)體公司今日發(fā)布了ispLEVER® Classic設(shè)計(jì)工具套件1.4版。ispLEVER Classic設(shè)計(jì)軟件已經(jīng)升級(jí)，添加了帶有HDL Analyst功能集的Synopsys Synplify Pro，以及改進(jìn)的ispMACH® 4000ZE CPLD Fitter，具有更好的功耗優(yōu)化功能。

　　Synplify Pro HDL Analyst為設(shè)計(jì)師們提供了快速直觀地實(shí)現(xiàn)高階寄存器傳輸級(jí)(RTL)Verilog或VHDL的方法。設(shè)計(jì)師可以在圖和源代碼之間進(jìn)行交叉查詢(xún)，以確保其使用的編碼方式對(duì)目標(biāo)CPLD器件來(lái)說(shuō)是最高效的。例如：有限狀態(tài)機(jī)(Finite State Machines，F(xiàn)SM)是CPLD設(shè)計(jì)中常見(jiàn)的功能。FSM由HDL Analyst自動(dòng)提取并以氣泡圖方式顯示，帶有狀態(tài)變化箭頭和一張狀態(tài)編碼表。

　　為了使ispMACH 4000ZE CPLD的動(dòng)態(tài)功耗最小化，現(xiàn)在Classic 1.4 fitter針對(duì)未使用的I/O和時(shí)鐘源自動(dòng)使能器件的Power Guard功能，從而避免了不必要的內(nèi)部開(kāi)關(guān)電路的功耗。ispLEVER Classic 1.4軟件還包括針對(duì)廣受歡迎的ispMACH 4000 CPLD系列而改進(jìn)的功能和學(xué)習(xí)資料。4000系列的綜合接口已經(jīng)升級(jí)，添加了更多的優(yōu)化控制和一種參考Synplify 設(shè)計(jì)約束(Synplify Design Constraint，SDC)文件的方法，用于時(shí)序控制。已經(jīng)擴(kuò)展了ispLEVER Classic軟件的在線幫助功能，這使得使用萊迪思的CPLD設(shè)計(jì)將更方便有效?，F(xiàn)在的在線幫助包括針對(duì)ispMACH 4000架構(gòu)特性和功耗估計(jì)的重要技巧“How To”主題。新的“通用”原理圖庫(kù)文件手冊(cè)說(shuō)明了SPLD和CPLD器件系列間通用的邏輯符號(hào)。Classic 1.4設(shè)計(jì)軟件隨ispVM™系統(tǒng)17.8編程環(huán)境一起提供。