HDLC的DSP與FPGA實(shí)現(xiàn)

　　用FPGA+DSP實(shí)現(xiàn)HDLC功能

　　對(duì)FPGA器件進(jìn)行功能設(shè)計(jì)一般采用的是"Top to Down"("從頂?shù)降?quot;)的方法，亦即根據(jù)要求的功能先設(shè)計(jì)出頂層的原理框圖，該圖通常由若干個(gè)功能模塊組成。再把各個(gè)模塊細(xì)化為子模塊，對(duì)較復(fù)雜的設(shè)計(jì)還可把各子模塊分成一層層的下級(jí)子模塊，各層的功能可以用硬件描述語(yǔ)言或電路圖來(lái)實(shí)現(xiàn)。

　　DSP的設(shè)計(jì)則是按軟件順序執(zhí)行的方法，主函數(shù)調(diào)用子函數(shù)，還可以把子函數(shù)分成下級(jí)子函數(shù)，目前的DSP設(shè)計(jì)軟件主要是用C語(yǔ)言來(lái)完成。

　　HDLC協(xié)議操作由FPGA、DSP共同完成：HDLC接收端：首先由FPGA來(lái)收數(shù)據(jù)，之后判斷幀頭“7E”及本機(jī)地址，如果是發(fā)給本機(jī)的數(shù)據(jù)，則對(duì)后續(xù)數(shù)據(jù)進(jìn)行判斷，如果有5個(gè)連“1”且后一位數(shù)據(jù)為“0”則將其后的一個(gè)“0”刪除，刪零后將數(shù)據(jù)存入FIFO中，收到幀尾“7E”時(shí)給出收結(jié)束標(biāo)志;然后由DSP讀收結(jié)束標(biāo)志，如果標(biāo)志為“1”讀空FIFO，清標(biāo)志位，將數(shù)據(jù)內(nèi)容進(jìn)行CRC校驗(yàn)。

　　HDLC發(fā)送端：首先由DSP將數(shù)據(jù)寫(xiě)入FPGA的FIFO之后，DSP給出標(biāo)志;FPGA收到標(biāo)志后，先發(fā)送幀頭“7E” ，然后發(fā)送數(shù)據(jù)，如果數(shù)據(jù)中有5個(gè)連“1”則在其后插入1個(gè)“0”，數(shù)據(jù)發(fā)送結(jié)束后發(fā)送幀尾“7E”。

　　FPGA設(shè)計(jì)

　　FPGA中實(shí)現(xiàn)的主要是鏈路層協(xié)議完成HDLC數(shù)據(jù)接口的收發(fā)，并完成與DSP的數(shù)據(jù)交互，該電路由接口模塊interface、HDLC數(shù)據(jù)發(fā)送模塊transmitter和HDLC數(shù)據(jù)接收模塊receiver三部分組成。

　　FPGA接口模塊interface

　　interface模塊的主要功能是：DSP通過(guò)數(shù)據(jù)、地址總線和讀寫(xiě)信號(hào)向FPGA讀寫(xiě)并行數(shù)據(jù)。

　　在本例中數(shù)據(jù)總線的寬度取決于所使用的DSP的數(shù)據(jù)位。由于目前DSP處理器的多為64位或32位，而完成數(shù)據(jù)交互使用8位就夠了，因此這里采用8位的數(shù)據(jù)總線cpu_data[7..0]。地址總線包括譯碼選通發(fā)送FIFO和接收FIFO的寄存器地址，命令寄存器和狀態(tài)寄存器。

　　對(duì)于DSP來(lái)說(shuō)，F(xiàn)PGA可以看成是一個(gè)普通芯片，通過(guò)片選CS/、讀寫(xiě)信號(hào)RD/和WR/，就可以選中FPGA并對(duì)其進(jìn)行讀寫(xiě)操作。

　　當(dāng)FPGA需要向DSP傳遞信息時(shí)，中斷信號(hào)輸出端interrupt/ 變?yōu)榈碗娖?，DSP響應(yīng)后可到FPGA中的狀態(tài)寄存器去讀取詳細(xì)的中斷信息并做出相應(yīng)的處理。

　　FPGA數(shù)據(jù)發(fā)送模塊HDLC_Send

　　HDLC_Send模塊的主要功能是：對(duì)HDLC產(chǎn)生內(nèi)部數(shù)據(jù)發(fā)送時(shí)鐘tx_clk;鎖存DSP寫(xiě)入FIFO的發(fā)送數(shù)據(jù)并按指定時(shí)序啟動(dòng)發(fā)送;在發(fā)送數(shù)據(jù)段前加上"7E"起始標(biāo)志;對(duì)發(fā)送的數(shù)據(jù)及CRC計(jì)算結(jié)果進(jìn)行"插零"操作并附上"7E"結(jié)束標(biāo)志把結(jié)果輸出(見(jiàn)圖1)。

　　txhdlc模塊由發(fā)送數(shù)據(jù)子模塊、標(biāo)志數(shù)據(jù)插零子模塊及“7E”發(fā)送等模塊組成。

　　HDLC的數(shù)據(jù)發(fā)送時(shí)鐘tx_clk由外部輸入時(shí)鐘分頻得到，能以高于比特發(fā)送的速度執(zhí)行對(duì)內(nèi)部操作。

　　待發(fā)送數(shù)據(jù)是由外DSP通過(guò)interface模塊寫(xiě)入指定地址的緩沖存儲(chǔ)器的。在HDLC中，可以選用的緩沖存儲(chǔ)器類型有FIFO存儲(chǔ)器、DPRAM存儲(chǔ)器、移位寄存器等。在本設(shè)計(jì)中，發(fā)送數(shù)據(jù)的存儲(chǔ)使用的FIFO存儲(chǔ)器。使用這種寄存器的優(yōu)點(diǎn)是：只對(duì)一個(gè)FIFO入口地址進(jìn)行操作，簡(jiǎn)化FPGA設(shè)計(jì)。DSP向FPGA寫(xiě)完數(shù)據(jù)后，向狀態(tài)寄存器寫(xiě)標(biāo)志，表示數(shù)據(jù)發(fā)完可以發(fā)送，

　　發(fā)送的數(shù)據(jù)CRC的計(jì)算結(jié)果附在數(shù)據(jù)后面，再經(jīng)"插零"后附上"7E"標(biāo)志就可輸出。發(fā)送數(shù)據(jù)子模塊監(jiān)視著每一個(gè)串行移出的數(shù)據(jù)，當(dāng)發(fā)現(xiàn)數(shù)據(jù)流中出現(xiàn)5個(gè)連“1”時(shí)，就輸出控制信號(hào)1f_detect/ 暫停數(shù)據(jù)移位，此時(shí)子模塊zero_insert向數(shù)據(jù)流插入一個(gè)"0"比特。數(shù)據(jù)發(fā)送完畢后，“7E”發(fā)送子模塊發(fā)出"7E"作為結(jié)束標(biāo)志，同時(shí)清除標(biāo)志位。