萊迪思推出LatticeSC系統(tǒng)芯片F(xiàn)PGA系列

-    LatticeSC FPGA 將高速I(mǎi)/O、SERDES、結(jié)構(gòu)化的ASIC模塊
和高性能的FPGA結(jié)構(gòu)集成在單個(gè)器件上 -

    萊迪思半導(dǎo)體公司近日發(fā)布了其LatticeSCTM系統(tǒng)芯片FPGA系列。該系列在高速應(yīng)用中有著無(wú)以倫比的性能和連通性。LatticeSC FPGA采用富士通的90納米CMOS工藝技術(shù)并用300毫米硅片制造，能夠加速芯片至芯片、芯片至存儲(chǔ)器、高速串行、背板及網(wǎng)絡(luò)數(shù)據(jù)通道的連通性，提供“超級(jí)性能”。與LatticeSC器件一起發(fā)布的還有萊迪思的第二代低成本的LatticeECP2系列，也是采用了相同的90納米工藝。[請(qǐng)參閱另兩篇同時(shí)在今天發(fā)布的 “萊迪思-富士通合作”以及“LatticeECP2系列”的新聞稿]。
LatticeSC器件中集成了支持3.4Gbps數(shù)據(jù)率的高信道數(shù)的SERDES模塊、提供業(yè)界領(lǐng)先的2Gbps 速度的PURESPEED 并行 I/O、創(chuàng)新的時(shí)鐘管理結(jié)構(gòu)、以500MHz頻率工作的FPGA邏輯、密集的RAM塊以及萊迪思特有的針對(duì)成本優(yōu)化（MACO）的嵌入式結(jié)構(gòu)化ASIC模塊的掩膜式陣列。
    “LatticeSC FPGA帶來(lái)了業(yè)界所有可編程邏輯產(chǎn)品中最高的性能和最強(qiáng)大的特性。LatticeSC系列與我們新的低成本LatticeECP2器件、非易失MachXO 和LatticeXP器件一起，構(gòu)建了市場(chǎng)上最廣闊、最長(zhǎng)的萊迪思FPGA產(chǎn)品線(xiàn)。”萊迪思公司市場(chǎng)副總裁Stan Kopec先生說(shuō)道。“LatticeSC器件被設(shè)計(jì)成針對(duì)高性能基于協(xié)議的連通性的結(jié)構(gòu)。” Kopec補(bǔ)充道。“LatticeSC FPGA支持一大堆協(xié)議，包括PCI Express、 Serial RapidIO、Ethernet、Fibre Channel、SONET/SDH、SPI4.2, 以及所有高性能存儲(chǔ)器標(biāo)準(zhǔn)，包括DDR2、QDR2及RLDRAM。在一片F(xiàn)PGA中，這樣的創(chuàng)新、集成、對(duì)標(biāo)準(zhǔn)的支持以及速度都是空前的?！?nbsp;Kopec先生總結(jié)道。

LatticeSC: 高信道數(shù)的 SERDES + flexiPCS
萊迪思FPSC（現(xiàn)場(chǎng)可編程系統(tǒng)芯片）是第一種將SERDES和嵌入式物理編碼子層（PCS）模塊集成在一片F(xiàn)PGA上的可編程邏輯器件。 LatticeSC器件引領(lǐng)了新概念：高達(dá)32個(gè) SERDES信道、每個(gè)信道的數(shù)據(jù)率從600Mbps至3.4Gbps。為了支持驅(qū)動(dòng)長(zhǎng)度達(dá)到60英寸的背板應(yīng)用，設(shè)計(jì)者可以使用SERDES內(nèi)置的發(fā)送預(yù)加重及接收均衡特性。LatticeSC SERDES還具有極低的典型功耗：在3.125Gbps的速率下，100mw/信道。抖動(dòng)指標(biāo)：總發(fā)送抖動(dòng)在3.2Gbps速率下為0.29 UI，總接收抖動(dòng)容限是0.8UI。此外，LatticeSC器件還具備其它的一些可編程特性，諸如AC/DC耦合以及半速模式，能在用戶(hù)實(shí)現(xiàn)設(shè)計(jì)的過(guò)程中為其提供非凡的靈活性。
     FlexiPCS模塊可以經(jīng)過(guò)配置來(lái)支持一系列流行的數(shù)據(jù)協(xié)議，包括PCI-Express、1.02 或者 2.04 Gbps Fibre Channel、Gigabit Ethernet (1000 BaseX)、10 Gigabit Ethernet (XAUI)、Serial RapidIO及SONET （STS-12/STS-12c、STS-48/STS-48c和 TFI-5，支持10Gbps及以上速率）。FlexiPCS模塊具有最佳的Ethernet和 PCI Express支持，擁有嵌入式的編解碼物理層功能、時(shí)鐘容限補(bǔ)償、CRC發(fā)生/校驗(yàn)及多信道對(duì)齊功能。

萊迪思的創(chuàng)新：低成本優(yōu)化（MACO）的掩膜陣列
    雖然結(jié)構(gòu)化的ASIC缺乏FPGA的靈活性，但由于其密度和性能，它們變得越來(lái)越流行。與全定制或者標(biāo)準(zhǔn)單元的ASIC不同，結(jié)構(gòu)化的ASIC設(shè)計(jì)成本要低得多，因?yàn)樗鼈冎粚⒁恍〔糠盅谀び米鞫ㄖ?。萊迪思在每一片LatticeSC FPGA中嵌入了多達(dá)12個(gè)結(jié)構(gòu)化的ASIC模塊，稱(chēng)為MACO模塊。每個(gè)MACO模塊大約有5萬(wàn)個(gè)ASIC門(mén)可用來(lái)實(shí)現(xiàn)需要最高性能、最小硅片面積和最低功耗的知識(shí)產(chǎn)權(quán)（IP）核。MACO模塊還提供充足的至I/O引腳的布線(xiàn)連結(jié)、RAM塊及可編程邏輯塊。
萊迪思計(jì)劃推出一系列LatticeSC器件，它們擁有預(yù)制的、覆蓋許多要求高速連結(jié)的常見(jiàn)應(yīng)用的模塊。預(yù)制的、基于MACO的IP將包含萊迪思創(chuàng)新的flexiMAC 多協(xié)議通信引擎，它支持多層協(xié)議，諸如PCI Express、Ethernet、以及SPI4.2 和高速 DRAM/SRAM 存儲(chǔ)控制器。萊迪思將把這些標(biāo)準(zhǔn)MACO IP功能預(yù)先編程到其LatticeSC系列的特別版本中，稱(chēng)為M-系列。

LatticeSC PURESPEED I/O:  2Gbps 超級(jí)性能和連通性
    LatticeSC PURESPEED I/O支持許多差分和單端I/O標(biāo)準(zhǔn)，包括LVTTL、LVCMOS、SSTL、HSTL、GTL+、LVDS、LVPECL和Hypertransport。每個(gè)LatticeSC I/O引腳含有一個(gè)輸入延時(shí)（INDEL）對(duì)齊模塊，該模塊有間隔為40ps的144個(gè)抽頭。對(duì)于高速源同步I/O，PURESPEED I/O技術(shù)所特有的適應(yīng)輸入邏輯（AIL）模塊能夠?qū)﹂]環(huán)引腳進(jìn)行時(shí)序監(jiān)控。該特性能夠一位一位地動(dòng)態(tài)地保持恰當(dāng)?shù)慕⒑捅３謺r(shí)間裕量。采用這一特性，能夠使設(shè)計(jì)在單個(gè)引腳上精確地支持高達(dá)2Gbps的速度。
LatticeSC FPGA還提供用于SDR、DDR1和DDR2接口的專(zhuān)用的變速箱邏輯。片上的時(shí)鐘分頻器支持變速箱邏輯的時(shí)鐘要求，從而無(wú)需在此情況下使用通用的PLL/DLL資源。
    LatticeSC FPGA提供低功耗的內(nèi)部終端電阻(ODT)，能夠減小殘存信號(hào)的長(zhǎng)度，從而提高性能。器件上終端電阻的動(dòng)態(tài)切換是自動(dòng)完成的，支持諸如DDR2存儲(chǔ)器等的標(biāo)準(zhǔn)。
 
FPGA結(jié)構(gòu)和嵌入式塊RAM
    LatticeSC器件采用富士通的90納米COMS工藝技術(shù)，結(jié)合經(jīng)過(guò)優(yōu)化的邏輯塊和豐富的布線(xiàn)資源，制造出的FPGA結(jié)構(gòu)可輕易地以達(dá)到500MHz的頻率工作（例如：64位地址解碼）。其陣列的基本邏輯元素是可編程功能單元（PFU），可以配置成邏輯、算術(shù)和分布式RAM/ROM功能。PFU分成四個(gè)片段，每個(gè)片段含有兩個(gè)4輸入的SRAM查找表（LUT），外加寄存器。這些片段可以獨(dú)立配置并且能夠串聯(lián)，這樣PFU就能完成更大的功能了。該系列的密度范圍從15K到115K個(gè) LUT。
    LatticeSC器件提供1至7.8兆位的能夠以500MHz頻率工作的嵌入式RAM塊（EBR）。每個(gè)18Kb的 sysMEM EBR塊可以實(shí)現(xiàn)單口、雙口、偽雙口或者FIFO存儲(chǔ)器。專(zhuān)用的FIFO支持邏輯使得LatticeSC器件能夠有效地實(shí)現(xiàn)FIFO而無(wú)需耗費(fèi)LUT或布線(xiàn)資源來(lái)產(chǎn)生標(biāo)志位。
LatticeSC FPGA還集成了具有層次結(jié)構(gòu)的時(shí)鐘資源。與其它器件不同，LatticeSC FPGA既有PLL又有DLL資源，為時(shí)鐘管理問(wèn)題提供了“無(wú)折衷”的解決方案。

針對(duì)低功耗應(yīng)用的1V核電源
    LatticeSC FPGA結(jié)構(gòu)具有業(yè)界獨(dú)一無(wú)二的、拓展了工作范圍的電源核，支持1.2V及1V的核Vcc電源。功耗要求很高的用戶(hù)可以采用1V電源，從而將FPGA核心電源的功耗降低50%，與此同時(shí)，其性能僅僅降低了15%。
 
FreedomChip成本削減
      對(duì)于大批量的應(yīng)用，萊迪思還宣布了針對(duì)其LatticeSC系列的成本削減方法的計(jì)劃。通過(guò)把選定的LatticeSC FPGA設(shè)計(jì)轉(zhuǎn)換到引腳兼容的Lattice FreedomChip，客戶(hù)能夠?qū)⑵鋬r(jià)格降低50%。通過(guò)自動(dòng)插入掃描邏輯，能用客戶(hù)的網(wǎng)表來(lái)制造低成本的經(jīng)過(guò)測(cè)試的定制芯片，而不需要與傳統(tǒng)的結(jié)構(gòu)化ASIC相伴的艱難的后端設(shè)計(jì)轉(zhuǎn)換。有關(guān)萊迪思FreedomChip技術(shù)的更多詳情將于2006上半年公布。

LatticeSC FPGA的應(yīng)用實(shí)例
    LatticeSC FPGA的一個(gè)典型的應(yīng)用是在一個(gè)多重服務(wù)網(wǎng)絡(luò)系統(tǒng)中的通用連通橋。單片LatticeSC器件能夠支持當(dāng)今網(wǎng)絡(luò)中使用的多種數(shù)據(jù)流。為了進(jìn)行流量整形，LatticeSC器件利用嵌入在結(jié)構(gòu)化ASIC模塊中的多個(gè)SPI4.2核，無(wú)縫地實(shí)現(xiàn)與多個(gè)10G網(wǎng)絡(luò)處理器的接口。要緩沖這些更快的線(xiàn)速，需要高速存儲(chǔ)器接口。LatticeSC支持所有最新的存儲(chǔ)器標(biāo)準(zhǔn)。為了與兆兆位的交換結(jié)構(gòu)接口，LatticeSC FPGA最多能夠以32個(gè)SERDES信道來(lái)驅(qū)動(dòng)系統(tǒng)背板，并且支持許多串行標(biāo)準(zhǔn)，如Serial RapidIO、SONET/SDH、PCI Express、Ethernet以及Fibre Channel。
 
設(shè)計(jì)工具及IP支持
ispLEVER® 5.1版 Service Pack 2設(shè)計(jì)工具套件提供對(duì)LatticeSC器件的設(shè)計(jì)支持。ispLEVER工具能讓設(shè)計(jì)者在同一個(gè)軟件包中使用所有萊迪思的數(shù)字器件，并且包含來(lái)自Mentor Graphics和Synplicity的仿真及綜合工具。
    萊迪思及其IP伙伴將提供大量的IP核，它們特別適用于大批量的應(yīng)用。IP支持的詳情將于2006年公布。
 
價(jià)格及獲取
    現(xiàn)在即可獲取第一種LatticeSC器件 ¬—— LFSC25的樣片。該系列中其余的器件將在2006年中量產(chǎn)。LFSC25以600Mbps至3.4Gbps的速率工作，擁有8或16個(gè)SERDES信道，取決于封裝選擇。其FPGA結(jié)構(gòu)具有25000個(gè)PFU，1.92兆位的嵌入式RAM塊，以及6個(gè)MACO結(jié)構(gòu)化的ASIC模塊。LFSC25有900引腳的fpBGA和1020引腳的flip chip BGA兩種封裝形式。
2007年發(fā)貨的二萬(wàn)五千片數(shù)量的900fpBGA封裝的基本型LFSC25的單價(jià)為49美元。