FPGA的60W~72W高密度電源的電氣性能、熱性能及布局設(shè)計(jì)之深入分析

　　在基于 FPGA 的應(yīng)用中，快速 I/O 節(jié)點(diǎn)往往具有最高的功率需求?？僧a(chǎn)生幾十安培負(fù)載的 1.8V 和 2.5V I/O 電壓很常見(jiàn)。高端系統(tǒng)需要 40A 至 80A 的 I/O 設(shè)計(jì)。

　　由于電路板設(shè)計(jì)的數(shù)理邏輯原因，在布設(shè) DC/DC 穩(wěn)壓器時(shí)必須使之與其負(fù)載相隔一定的距離，并需要在其輸出與穩(wěn)壓點(diǎn)之間排布一根很長(zhǎng)的印刷電路板 (PCB) 走線。當(dāng)負(fù)載電流很大時(shí)，PCB 走線將產(chǎn)生一個(gè)電壓誤差，該誤差等于負(fù)載電流值 (I) 與走線阻抗 (R) 的乘積。由于負(fù)載電壓日趨下降以及負(fù)載電流不斷增加，這個(gè) I×R 電壓誤差越來(lái)越成問(wèn)題了。例如;對(duì)于一個(gè) 3.3V 電壓軌，200mV 的 I×R 壓降產(chǎn)生 6% 的誤差，而對(duì)于一個(gè) 1.2V 電壓軌則產(chǎn)生 17% 誤差。因此，盡管 DC/DC 穩(wěn)壓器可被設(shè)定用于調(diào)節(jié)一個(gè) 1.2V 輸出，但由于 IxR 電壓降的原因負(fù)載將僅獲得 1.0V 電壓。

　　在當(dāng)今的 90nm 和 65nm 工藝中，F(xiàn)PGA 的 Vt 和性能取決于電源軌的精度，因此 17% 的誤差會(huì)輕而易舉地造成性能劣化。比如：100mV 的Vt 差異有可能使漏電流產(chǎn)生 10 倍或更大的變化。

　　標(biāo)準(zhǔn)的 DC/DC 穩(wěn)壓器可提供精準(zhǔn)的穩(wěn)壓，但唯一的條件是負(fù)載必須非?？拷漭敵觥Ｋ荒苎a(bǔ)償 IxR 電壓降。誤差校正必須借助一個(gè)遠(yuǎn)端檢測(cè)放大器來(lái)處理。利用負(fù)載的差分遠(yuǎn)端采樣能夠?qū)崿F(xiàn)最為嚴(yán)密的穩(wěn)壓，這種采樣方式需要一個(gè)精準(zhǔn)運(yùn)算放大器和精準(zhǔn)電阻器。理想的穩(wěn)壓器應(yīng)直接在負(fù)載上提供優(yōu)于 ±1.5% 的穩(wěn)壓準(zhǔn)確度，即使在 -40°C 至 85°C 的溫度范圍內(nèi)也不例外。對(duì)于一個(gè) 3.3V 電壓軌而言，由于數(shù)字 IC 能夠容許 ±0.5V 的偏差，因此這種準(zhǔn)確度或許并不那么重要，但具有 1.8V、1.0V 或 0.9V 電壓軌的 90nm 或 65nm 器件將需要較高的準(zhǔn)確度。

　　一旦用戶設(shè)定了穩(wěn)壓器的輸出電壓，差分遠(yuǎn)端采樣功能電路將通過(guò)補(bǔ)償 PCB 走線上的任何 IxR 電壓降 (針對(duì)一個(gè)很寬的負(fù)載電流范圍) 來(lái)自動(dòng)調(diào)節(jié)負(fù)載點(diǎn)上的穩(wěn)定電壓。因此，當(dāng)系統(tǒng)處于待機(jī)模式或全速模式 (此時(shí)負(fù)載電流和 IxR 電壓降為其峰值) 時(shí)，穩(wěn)壓精度非常之高。

　　降低電壓紋波噪聲和電容器要求

　　在非便攜式應(yīng)用中，由于對(duì)電壓降和電流的要求有所提高，因此在選擇 DC/DC 穩(wěn)壓器的過(guò)程中熱耗散和工作效率成為了更加重要的因素。在便攜式應(yīng)用中，雖然每個(gè)電壓軌的負(fù)載電流較小，但在節(jié)省電池能量和簡(jiǎn)化便攜式產(chǎn)品的熱管理方面，工作和待機(jī)效率仍然起著重要的作用。

　　不管在便攜式還是非便攜式應(yīng)用中，開(kāi)關(guān)模式 DC/DC 穩(wěn)壓器都提供了比線性穩(wěn)壓器性能更高的解決方案，對(duì)于高功率要求而言尤其如此。例如：開(kāi)關(guān)模式穩(wěn)壓器能夠以 90% 的效率從一個(gè) 3.3V 輸入電源提供 1.2V/5A 輸出，而線性穩(wěn)壓器的效率則只有 36%;此外，開(kāi)關(guān)模式穩(wěn)壓器的功耗為 0.7W，而線性穩(wěn)壓器則達(dá)到了 10.5W 之多。

　　另一方面，由于其固有的開(kāi)關(guān)操作的原因，開(kāi)關(guān)模式穩(wěn)壓器會(huì)引發(fā)開(kāi)關(guān)噪聲和較高的輸出紋波噪聲 (輸出電壓峰至峰紋波)。不幸的是，新型 FPGA 的較低電壓軌及較快 I/O 信號(hào)更加嚴(yán)密的眼圖對(duì)電源“噪聲”的容忍度較低。為了減輕紋波噪聲，可給電路增添更多的輸入和輸出電容器以衰減峰至峰紋波電壓。然而，衰減開(kāi)關(guān)噪聲更具挑戰(zhàn)性。一種可以接受的方法是使 DC/DC 穩(wěn)壓器的工作頻率同步至一個(gè)外部時(shí)鐘，從而強(qiáng)制穩(wěn)壓器在某個(gè)設(shè)定的頻率范圍之內(nèi)運(yùn)作，而該頻率范圍是以穩(wěn)壓器對(duì)系統(tǒng)其他噪聲敏感型部件的干擾最小為依據(jù)來(lái)選擇的。當(dāng)把幾個(gè)開(kāi)關(guān)模式穩(wěn)壓器全部同步至一個(gè)對(duì)于系統(tǒng)其余部分很安全的時(shí)鐘頻率時(shí)，這種方法特別有效。

　　這些方法有助于設(shè)計(jì)噪聲較低的開(kāi)關(guān)模式負(fù)載點(diǎn)穩(wěn)壓器;然而，如果 DC/DC 穩(wěn)壓器的設(shè)計(jì)從一開(kāi)始就采用了正確的架構(gòu)、功能部件和布局，就能夠極大地減少噪聲問(wèn)題。此類(lèi)穩(wěn)壓器最大限度地降低了其自身對(duì)于電容器、濾波和 EMI (電磁干擾) 屏蔽處理的依賴(lài)。