全景圖像實時展開在FPGA上的實現(xiàn)
摘要:全景攝像機(jī)可以使用一個攝像頭獲取周圍360°的環(huán)境信息,與以往的多攝像機(jī)獲取方法相比大大節(jié)省了硬件資源,并且在還原全景圖時避免了多畫面拼接產(chǎn)生的“鬼影”問題。但由于反射式全景攝像機(jī)獲取的畫面為極坐標(biāo)視圖,為適應(yīng)人眼觀察習(xí)慣需要對其進(jìn)行展開。本文在FPGA上實現(xiàn)了對反射式全景圖像的實時展開,在27MHz系統(tǒng)時鐘的驅(qū)動,生成122萬像素的展開圖像達(dá)到了21.97fps的幀速。
本文引用地址:http://www.ex-cimer.com/article/117270.htm關(guān)鍵詞:全景攝像機(jī);FPGA;嵌入式系統(tǒng)
目前,全景技術(shù)的研究主要將注意力集中在集合變換算法和鏡頭矯正算法的改進(jìn),對實時性問題研究較少。本系統(tǒng)利用FPGA對圓形極坐標(biāo)圖像進(jìn)行實時展開。
系統(tǒng)總體設(shè)計
本系統(tǒng)在以EP2C70 FPGA芯片為核心的DE2-70開發(fā)板上實現(xiàn),系統(tǒng)主要模塊如圖1所示。
(1)視頻采集模塊:將ADV7180芯片輸出的數(shù)字視頻信號采集到SDRAM中緩存,并獲取相應(yīng)的控制信號。
(2)VGA控制模塊:將已經(jīng)處理好的數(shù)字視頻信號輸出到ADV7123,之后進(jìn)入VGA顯示器進(jìn)行顯示,并生成VGA控制信號和坐標(biāo)信號。
(3)展開算法模塊:利用VGA控制模塊產(chǎn)生的坐標(biāo)信號對極坐標(biāo)數(shù)字視頻信號進(jìn)行展開操作,生成矩形視頻信號。
系統(tǒng)模塊設(shè)計
根據(jù)系統(tǒng)框圖,本系統(tǒng)可分為以下幾個主要模塊:視頻采集模塊、展開算法模塊和VGA控制模塊。系統(tǒng)時鐘為ADV7180產(chǎn)生的27MHz像素時鐘,保證了采集與處理的同步進(jìn)行。
視頻采集模塊
視頻采集模塊接收由ADV7180芯片串行輸出的格式為ITU-R BT.656、分辨率為720×525的數(shù)字視頻信號,并提取信號中有效像素信息,同時將其轉(zhuǎn)換為分辨率為640×480的數(shù)字視頻信號,存入SDRAM中,之后,再提取緩存中數(shù)據(jù)轉(zhuǎn)換為適合VGA顯示的RGB信號傳輸?shù)胶罄m(xù)模塊。
ITU-R BT.656解碼器
ITU-R BT.656協(xié)議以27MHz速率復(fù)用傳送數(shù)字視頻數(shù)據(jù),其順序是:Cb,Y,Cr,Y,Cb,Y,Cr,?? 其中,Cb,Y,Cr 這三個字指的是同一個像素的亮度和色差信號,之后的Y 對應(yīng)于下一個像素的亮度。Y、Cb、Cr在傳輸中數(shù)據(jù)量的比為Y:Cb:Cr=4:2:2。另外,信號同時包括相應(yīng)的場、行信號。ITU-R BT.656解碼器的目的是將ADV7180芯片產(chǎn)生的ITU-R BT.656協(xié)議數(shù)據(jù)流中的8位像素信息提取出來,并根據(jù)協(xié)議中的控制信號生成相應(yīng)的行列掃描信號與像素有效信號。在提取像素信息的同時,將數(shù)據(jù)存儲順序變換為:Y,Cb,Y,Cr,Y,Cb,Y,Cr??。在存入SDRAM時,偶數(shù)地址存儲{Y,Cb},奇數(shù)地址存儲{Y,Cr}。
SDRAM控制器
SDRAM控制器采集ITU-R BT.656解碼器輸出的像素信號,將其存入DE2-70開發(fā)板上的IS42S16160B SDRAM中。系統(tǒng)將其設(shè)計為一個四端口控制器,包括兩個讀口和兩個寫口,并且使用108MHz時鐘驅(qū)動SDRAM控制器和SDRAM芯片,保證在分頻之后,每一個讀寫端口的頻率為27MHz,與像素時鐘同步。
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