基于瑞薩QzROM單片機的EFT抗干擾措施

　　摘要：主要介紹了瑞薩QZROM單片機應(yīng)用中的幾種EFT抗干擾措施。

　　關(guān)鍵詞：QzROM單片機;EFT;干擾信號;抗干擾措施QzROM單片機介紹

　　QzROM是應(yīng)用了經(jīng)過細微化處理的PROM技術(shù)的可編程存儲器。QzROM單片機是指搭載了新型存儲器QzROM的瑞薩單片機(圖1)，廣泛應(yīng)用于照相機、便攜式設(shè)備、家電及民用設(shè)備等。

　　EFT概念

　　EFT(電快速瞬變脈沖群，如圖2)是由電路中的感性負載斷開時產(chǎn)生。特點是一連串的脈沖，對電路的影響比較大，可造成MCU(單片機)程序跑飛、死機、復(fù)位等情況。由于一連串的脈沖可以在電路的輸入端產(chǎn)生累積效應(yīng)，使干擾電平的幅度最終超過電路噪聲門限。

　　當脈沖串的每個脈沖相距很近時，電路的電容沒有足夠時間放電，就又開始新的充電，容易達到較高的電平。所以脈沖串的周期越短對電路影響越大。

　　EFT抗干擾措施，主要介紹三類方法：

　　1.優(yōu)化PCB(印制電路板)布線

　　•在元件布局方面，需優(yōu)先放置MCU(單片機)、時鐘、復(fù)位電路;將元器件劃分不同的功能模塊，合理擺放各模塊位置，調(diào)整元器件角度，縮短總布線長度。

　　•在布線寬度、布線間隙方面，盡量用更粗的布線寬度和布線間隙，減少在干擾下導(dǎo)線上的電壓對信號的影響，同時減少各個布線間的干擾。

　　•在地線、電源線布置方面：盡量將MCU、時鐘、復(fù)位電路的地線、電源線與其他功能分離開來，低頻時注意覆銅的放置，應(yīng)盡量縮短布線長度。

　　•時鐘電路方面，用最短的布線連接時鐘電路與MCU，過長的布線更容易引入干擾，見圖3;將晶振的地線與其它功能的地線分開，給晶振部分單獨鋪設(shè)多邊形覆銅;避免大電流從晶振電路下方流過。其原因是：如果有噪聲侵入時鐘輸入/輸出(I/O)引腳，時鐘的波形就會發(fā)生紊亂，導(dǎo)致誤動作和失控。另外，如果因噪聲引起單片機Vss電平和諧振器Vss電平之間的電位差，正確的時鐘就不能輸入到單片機。

　　•復(fù)位電路：盡可能縮短連接復(fù)位電路與MCU的布線長度，見圖4。理由是：因為時序必要條件規(guī)定了輸入到復(fù)位引腳的脈寬，所以，如果小于規(guī)定寬度的脈沖噪聲輸入到復(fù)位引腳，就在單片機內(nèi)部完全進入初始化狀態(tài)前解除復(fù)位，導(dǎo)致程序失控。

　　•去耦電容：在靠近MCU的地方放置去耦電容，布線應(yīng)驅(qū)使電流流向去耦電容。

　　•CNVss引腳(控制芯片運行模式管腳)方面，如果不使用在板編程功能，應(yīng)直接將CNVss連接到Vss;在需要在板編程的情況下，在靠近MCU的地方用5.1kΩ電阻連接到Vss，應(yīng)盡量縮短CNVss的布線長度。

　　•P40(Vpp)引腳的布線：在將P40(Vpp)引腳用作輸入端口時，應(yīng)盡量在P40(Vpp)引腳附近串聯(lián)插入約5kΩ的電阻;在未使用P40(Vpp)引腳時，應(yīng)盡量從提供給單片機Vss引腳的GND(地)以最短距離連接到最近的GND布線，另外，通過串聯(lián)插入的5kΩ的電阻并連接到GND，有可能改善抗噪聲能力，此時也盡量從提供給單片機的Vss引腳的GND以最短距離連接到GND布線，見圖5。

　　理由：P40(Vpp)引腳是內(nèi)部QzROM的電源輸入引腳，在將程序?qū)懙絈zROM時，為了產(chǎn)生泄電流，降低了P40(Vpp)引腳的阻抗，所以噪聲容易侵入，QzROM的指令碼和數(shù)據(jù)的讀操作就不能正常進行而導(dǎo)致失控。

　　2. I/O端口處理

　　•未使用引腳的正確處理：

　　(1)只能設(shè)為輸入模式，用1k~10kΩ的電阻將各引腳上拉或下拉，有內(nèi)部上拉的，也可選用;

　　(2)只能設(shè)為輸出模式，引腳開路，輸出高或低電平;

　　(3)其他I/O，推薦設(shè)為輸出，引腳開路。

　　•未使用引腳處理時的注意事項：

　　(1)I/O口設(shè)置成輸入時，不要開路;

　　(2)I/O口設(shè)置成輸入時，不要直接連接到Vcc或Vss，也不要一個電阻將多個端口一起連接到Vcc或Vss，以防止因噪聲或程序失控等引起方向寄存器變成輸出模式時，端口間發(fā)生短路;

　　(3)采用輸出模式，軟件處理上要定期刷新端口狀態(tài)，以防止因噪聲和程序失控等引起方向寄存器變成輸入模式時，端口電平不定，可能會造成電源電流增加。