28納米FPGA: 降低功耗 提高帶寬

　　低功耗和高帶寬是下一代高端設(shè)計的兩個主要需求。對全球范圍多個應(yīng)用領(lǐng)域的調(diào)研表明，以相同甚至更低功耗及成本來實現(xiàn)更大的帶寬已成為大勢所趨。現(xiàn)在應(yīng)對帶寬不斷增長的技術(shù)是演進中的40G和100G系統(tǒng)(以及即將出現(xiàn)的400G系統(tǒng))。設(shè)計下一代FPGA來滿足目前對寬帶和低功耗需求的難度越來越大。

　　選擇合適的工藝技術(shù)

　　采用更小的工藝結(jié)構(gòu)總是能夠提高集成度，降低功耗，性能會優(yōu)于前一代產(chǎn)品，28nm工藝也不例外。28nm工藝具有明顯的性能優(yōu)勢，但是，要充分發(fā)揮這些優(yōu)勢，需要為28nm工藝創(chuàng)造合適的環(huán)境。Altera選擇TSMC28nm高性能(28HP)HKMG工藝，借助與TSMC長達17年的合作關(guān)系，優(yōu)化StratixVFPGA低功耗工藝。28HP工藝同時支持StratixVFPGA，提供28Gbps高功速收發(fā)器，適用于超寬帶應(yīng)用。

　　特別需要指出，Altera與TSMC密切協(xié)作，定制開發(fā)低漏電流晶體管，在各種StratixV功能模塊中使用這些晶體管，在相對性能要求不高的地方降低功耗。此外，Altera定制了28HP工藝來實現(xiàn)可編程功耗技術(shù)，這是降低靜態(tài)功耗的關(guān)鍵創(chuàng)新。而且，Altera利用28HP工藝提供的低電壓，大幅度降低功耗，而且對性能沒有影響。

　　FPGA體系結(jié)構(gòu)創(chuàng)新

　　以下將以Altera最近的四代Stratix系列FPGA為例，說明FPGA的體系結(jié)構(gòu)創(chuàng)新。

　　StratixVFPGA基于StratixIVFPGA的高性能體系結(jié)構(gòu)，通過關(guān)鍵體系結(jié)構(gòu)創(chuàng)新，前所未有地提高了系統(tǒng)集成度，實現(xiàn)了非常靈活的系統(tǒng)，幫助設(shè)計人員獲得更大的帶寬，更低的功耗。這些創(chuàng)新包括引入嵌入式HardCopy模塊、28G收發(fā)器以及部分重新配置功能。

　　嵌入式HardCopy模塊用來實現(xiàn)硬核或者需要消耗大量邏輯的模塊，例如接口協(xié)議、特定的功能應(yīng)用和專業(yè)定制IP等。StratixVFPGA集成的這些特性使得這款FPGA可以應(yīng)用于眾多大帶寬的應(yīng)用，例如，PCIExpress(PCIeR)Gen1/Gen2/Gen3和40G、100G等。

　　嵌入式HardCopy模塊使用戶能夠提高FPGA容量，在單芯片中集成更多的功能，不會增加功耗和成本。如果芯片中沒有包含嵌入式HardCopy模塊，那么隨著FPGA設(shè)計密度的加倍，設(shè)計人員必須使用較大的FPGA，不但增加了成本，而且靜態(tài)功耗也增加了一倍。

　　利用StratixVFPGA中豐富的硬核IP模塊，設(shè)計人員顯著降低了設(shè)計的功耗和成本，同時滿足了目標(biāo)應(yīng)用的寬帶要求。與軟核邏輯實現(xiàn)相比，使用硬核IP實現(xiàn)的設(shè)計功耗低65%，性能提高2倍，可以確保達到時序收斂。此外，硬核IP模塊使設(shè)計人員能夠使用密度較小的FPGA，這也達到了降低成本和功耗的目的。

　　Altera在28nm引入的另一關(guān)鍵創(chuàng)新是高功效28Gbps高速串行收發(fā)器。這些28Gbps收發(fā)器設(shè)計用于芯片至芯片或者芯片至模塊的數(shù)據(jù)傳輸，用于滿足固網(wǎng)市場光模塊接口向28Gbps的發(fā)展趨勢。

　　部分重新配置功能是指能夠重新配置部分FPGA，而器件其他部分仍然正常運行。設(shè)計人員使用這一特性的一個主要優(yōu)勢在于降低了器件密度，從而減小了功耗，降低了成本。這一技術(shù)的重要應(yīng)用包括可重配置通信系統(tǒng)以及高性能計算平臺。