三大系列28nm器件成功融入主流高端ASIC和ASSP市場

　　Peng指出，除了能夠給客戶和IP合作伙伴帶來重大優(yōu)勢，該統(tǒng)一架構(gòu)還能讓賽靈思今后的開發(fā)工作更加重點突出、分工明確。Peng表示：“這意味著我們的企業(yè)可以一次性完成相關(guān)工作。”

　　28nmHPL：功耗、容量和性能的完美組合

　　隨著新款7系列的推出，賽靈思通過與臺灣晶圓廠TSMC合作，引入了最新優(yōu)化的高k金屬門（HKMG）高性能、低功耗（HPL）工藝，完成了制造策略的調(diào)整，使之進(jìn)一步與現(xiàn)代IC設(shè)計的實際情況相結(jié)合。

　　過去，F(xiàn)PGA廠商都是在晶圓廠推出最新的半導(dǎo)體工藝之后，立即在其性能最高的變種上實施設(shè)計。不過，從90nm工藝開始，漏電就成為一個嚴(yán)重的問題。而且該問題針對65nm和40nm更為嚴(yán)重。在28nm工藝節(jié)點上，如果不加以處理，漏電電流將占器件功耗的50%以上。除了在器件沒有工作的時候還耗用電力，運行時的漏電電流還會產(chǎn)生額外的熱量，而這種熱量會進(jìn)而加重漏電。特別是對連續(xù)使用的高性能應(yīng)用而言，這種惡性循環(huán)會縮短器件的壽命，導(dǎo)致災(zāi)難性的IC故障。這會嚴(yán)重影響在給定應(yīng)用中使用FPGA的可行性以及系統(tǒng)的可靠性。

　　在限制28nm的高性能工藝的漏電問題上，晶圓廠已經(jīng)取得了重大進(jìn)展。賽靈思與其新的晶圓廠合作伙伴TSMC合作，針對7系列對該廠的新款HKMG HPL工藝進(jìn)行了優(yōu)化，重點是在縮小幾何尺寸的同時提高容量和系統(tǒng)性能，同時降低功耗。

　　Peng表示，通過用HPL工藝取代HP工藝，賽靈思可以將功耗降低50%，而性能方面的降幅只有3%。通過融合HPL工藝與在7系列中實現(xiàn)的綜合性強化節(jié)能措施，與上一代密度相同的產(chǎn)品相比，可以讓總體能耗下降50%。

　　Peng表示，50%的能耗下降可以帶給設(shè)計小組兩個選擇：“在7系列中以此前一半的功耗實現(xiàn)類似規(guī)模的Virtex-6或者Spartan-6設(shè)計，或者在[新]設(shè)計中以相同的功耗實現(xiàn)雙倍的邏輯功能。采用HPL工藝后，我們可以為客戶提供更加具有可用性的性能和更多的邏輯門，以便在設(shè)計中實施更多的功能。”

　　賽靈思首席執(zhí)行官Gavrielov指出，通過選擇更高容量但更低功耗的28nm工藝產(chǎn)品，賽靈思跟上了微處理器行業(yè)的步伐，進(jìn)而引領(lǐng)FPGA行業(yè)的發(fā)展。大約10年以前，MPU制造商就認(rèn)識到采用更新的工藝來提升時鐘頻率會造成嚴(yán)重的漏電問題，從而導(dǎo)致耐熱性差的器件損壞。

　　Gavrielov表示：“我們從半導(dǎo)體行業(yè)的處理器側(cè)了解到，鑒于目前的工藝情況，更高的集成度和效率是實現(xiàn)性能的最佳途徑，而非僅僅提高器件的運行速度。采用當(dāng)前的工藝，如果只是單純地提高運行速度，會消耗更多的功率，并帶來散熱問題——從而惡化功耗水平和性能。我們需要高度關(guān)注最終用戶應(yīng)用，確保我們在滿足系統(tǒng)的低功耗要求和系統(tǒng)需求之間尋得合理的平衡。我們認(rèn)為，隨著深受客戶青睞的7系列FPA的推出，我們將交付出色的價值方案。”

　　Peng指出，如果賽靈思采用HP工藝實現(xiàn)增量時鐘加速，與功耗的大幅度增加相比，性能的增加將顯得微不足道，從而迫使用戶在設(shè)計中把許多精力放在功耗和散熱問題上。他們可能需要在最終的系統(tǒng)中采用復(fù)雜的散熱裝置，甚至于風(fēng)扇或者水冷系統(tǒng)以及相關(guān)的供電線路，從而造成額外的系統(tǒng)成本。