高k柵介質(zhì)中電荷俘獲行為的脈沖特征分析

       本文介紹了電荷俘獲的原理以及直流特征分析技術(shù)對(duì)俘獲電荷進(jìn)行定量分析的局限性。接下來，本文介紹了一種超快的脈沖I-V分析技術(shù)，能夠?qū)哂锌焖偎矐B(tài)充電效應(yīng)（FTCE）的高k柵晶體管的本征（無俘獲）性能進(jìn)行特征分析。

先進(jìn)CMOS器件高k柵技術(shù)的進(jìn)展

       近年來，高介電常數(shù)（高k）材料，例如鉿氧化物（HfO2）、鋯氧化物（ZrO2）、氧化鋁（Al2O3）以及它們的硅酸鹽由于能夠用作先進(jìn)CMOS工藝的柵介質(zhì)材料而受到人們的廣泛關(guān)注[1]。在高介電常數(shù)下，在實(shí)現(xiàn)相同大小電容的情況下，柵介質(zhì)可以做得比SiO2更厚。最終可以使漏電流降低幾個(gè)數(shù)量級(jí)。但是，其中仍然存在很多技術(shù)挑戰(zhàn)需要克服，例如Vt不穩(wěn)定性[2-4]，載流子溝道遷移率下降[5-9]，長期器件可靠性[10-13]等問題。

       妨礙高k柵實(shí)現(xiàn)的一個(gè)重要問題就是俘獲電荷到這些介質(zhì)內(nèi)部已有的陷阱中[14-15]。當(dāng)晶體管開啟時(shí)，某些溝道載流子將在垂直電場(chǎng)的作用下累積到柵介質(zhì)中，導(dǎo)致閾值電壓發(fā)生偏移，漏極電流減小。徹底掌握電荷俘獲過程和有關(guān)機(jī)理是理解溝道遷移率下降和器件可靠性問題的關(guān)鍵。但是，傳統(tǒng)的直流測(cè)試技術(shù)無法對(duì)這些機(jī)理進(jìn)行準(zhǔn)確的特征分析。

直流特征分析技術(shù)的局限性

       隨著電荷被俘獲進(jìn)入柵介質(zhì)，晶體管的閾值電壓將會(huì)由于柵電容內(nèi)部電壓的存在而增大；因此，漏極電流將會(huì)減小。表面上看來，電荷俘獲和去俘獲的時(shí)間強(qiáng)烈依賴于柵疊層的組成，即界面SiO2層和高k薄膜的物理厚度，以及工藝技術(shù)[16-18]。這一時(shí)間范圍從幾微秒到幾十毫秒不等[19]。電荷的去俘獲也與柵電壓和極性緊密相關(guān)。電荷俘獲具有很寬的動(dòng)態(tài)范圍，電壓與俘獲和去俘獲相關(guān)，這些因素使得我們很難通過一種特征分析技術(shù)（尤其是直流技術(shù)）完整地剖析柵介質(zhì)的內(nèi)部結(jié)構(gòu)。例如，常規(guī)方法在直流Vgs-Id或者高頻C-V測(cè)量過程中采用雙掃描的方式。這些技術(shù)反反復(fù)復(fù)加載傾斜的柵電壓，同時(shí)測(cè)量漏極電流或者柵電容。如果得到的I-V或者C-V曲線上出現(xiàn)了磁滯現(xiàn)象，那么顯然表明柵疊層內(nèi)部存在著電荷俘獲。

       這種方法的問題在于磁滯的大小與測(cè)量時(shí)間密切相關(guān)。直流I-V測(cè)試過程中測(cè)得的磁滯與C-V測(cè)試中的磁滯是不同的，因?yàn)槎叩臏y(cè)量時(shí)間可能相差很大。通過不同速度的雙掃描C-V測(cè)量即可說明這一點(diǎn)（如圖1所示）。測(cè)試速度與儀器密切相關(guān)，是不易控制的。即使能夠控制測(cè)試速度，也沒有一種模型能夠定量地說明在測(cè)試過程中柵介質(zhì)中真正俘獲了多少電荷；也就是說，磁滯無法對(duì)俘獲的電荷數(shù)量進(jìn)行量化，因?yàn)楹艽笠徊糠挚焖偎矐B(tài)俘獲可能在直流測(cè)量過程中喪失了。

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