基于FPGA的高速通道校正實現(xiàn)

前言

        當今社會無線通信迅猛發(fā)展，無線通信用戶激增，要解決通信系統(tǒng)容量、帶寬限制等這些嚴重問題的一個關鍵技術就是多天線通信技術。這項技術的使用能大幅度地提高無線通信系統(tǒng)的頻譜效率和鏈路可靠性，與單天線系統(tǒng)相比，用多天線系統(tǒng)發(fā)射和接收信號能獲得陣列增益(或稱波束形成增益)、分集增益、多路復用增益和干擾抑制等優(yōu)勢。然而多天線技術帶來諸多優(yōu)勢的同時會不可避免地引起通道不一致性問題[1]。在實際工程應用中，陣列接收機的多個通道由于PCB(印制電路板)走線長度不等、通道特性存在差異等硬件的非理想因素，導致多個通道接收到的信號存在差異，典型情況為多通道信號存在相位差，通道校正即通過通道校正算法，將多通道信號進行修正，使其差異縮小為一個可接收范圍。

        本文在現(xiàn)代通信系統(tǒng)數(shù)據(jù)傳輸速度極大提高的背景下，提出一種基于Xilinx  Virtex-5 FPGA的高速通道校正的實現(xiàn)方案，通過使用可靠的片內(nèi)高速串并轉換器ISERDES[2-3]，將8路800MHz輸入信號轉換為32路200MHz信號，進一步完成通道校正系數(shù)計算、加權求和等操作，從而實現(xiàn)800MHz的通道校正實現(xiàn)。

降低信號處理速度方法

        由于FPGA內(nèi)部集成的乘法器、加法器等IP CORE(知識產(chǎn)權核)運算速度最高僅有550MHz[3]，在實際應用中為保證運算的穩(wěn)定性，一般采取低于300MHz的運算速度，要實現(xiàn)速度高達800MHz的運算速度，必須使用降低數(shù)據(jù)速率的方法。本文中使用賽靈思(Xilinx)公司在其產(chǎn)品Virtex-5中集成的高速串并轉換器(ISERDES)，它是為需要高速數(shù)據(jù)采集等應用開發(fā)的專用模塊，能夠提供高速的I/O處理能力，不受FPGA內(nèi)部資源的限制，不占用系統(tǒng)邏輯資源[2]。通過對ISERDES各參數(shù)端口進行配置，使其滿足實際應用，本文實現(xiàn)將800MHz的輸入數(shù)據(jù)實現(xiàn)1:4串并轉換，并行輸出的數(shù)據(jù)速率為200MHz。


        整個系統(tǒng)結構框圖如圖1所示。系統(tǒng)包括：串并轉換、計算通道校正系數(shù)、加權求和三個子模塊構成。