超低功耗FPGA平臺(tái)推動(dòng)便攜發(fā)展
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為滿足對(duì)功耗要求苛刻的便攜電子產(chǎn)品對(duì)互連及系統(tǒng)邏輯的需求， QuickLogic開發(fā)了PolarPro FPGA平臺(tái)。該平臺(tái)架構(gòu)開創(chuàng)性地使用了全新的邏輯單元結(jié)構(gòu)、嵌入式多用途片載存貯器、內(nèi)建FIFO控制邏輯以及先進(jìn)的時(shí)鐘管理控制單元，具有集成簡便、邏輯映射迅速高效、費(fèi)效比高等特點(diǎn)，非常適用于超低功耗電路設(shè)計(jì)。
特性與優(yōu)點(diǎn)
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特性 |
優(yōu)點(diǎn) |
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增強(qiáng)邏輯單元結(jié)構(gòu) |
邏輯單元使用靈活，集成簡便，高效邏輯映射支持13位寬度輸入功能（13-bit wide input function）以及任何4輸入查詢表（4-input LUT），或者由兩個(gè)3輸入查詢表組成的同級(jí)邏輯。每個(gè)邏輯單元有4個(gè)獨(dú)立輸出端和一個(gè)專用的帶使能端的D觸發(fā)器。 |
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超低功耗工作模式 (VLP) |
PolarPro FPGA器件能夠通過外部輸入控制管腳進(jìn)入超低功耗工作模式(VLP)，該工作模式下PolarPro器件的典型維持電路通常小于10 µA。超低功耗工作模式下，輸入輸出端口狀態(tài)和內(nèi)部寄存器狀態(tài)都將得到保留。使用該功能可以有效節(jié)省器件的待機(jī)功耗。 |
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靈活的時(shí)鐘樹網(wǎng)絡(luò) |
芯片的每個(gè)象限區(qū)有5個(gè)時(shí)鐘樹，該設(shè)置允許在不同的象限區(qū)共同使用或者獨(dú)立使用時(shí)鐘信號(hào)，從而使硬件資源得到更有效的利用。 |
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可編程輸入輸出端口 |
通用可編程輸入輸出端口帶有專用輸入輸出寄存器，并且有獨(dú)立的可編程輸入輸出頻率控制和可編程上拉、下拉以及弱電平保持功能。支持高達(dá)200MHz工作頻率的SSTL3、SSTL2、SSTL18、LVTTL以及LVCMOS接口標(biāo)準(zhǔn)，支持高達(dá)66MHz工作頻率的PCI 2.3接口標(biāo)準(zhǔn)。 |
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可配置時(shí)鐘管理器(CCM) |
靈活的時(shí)鐘生成和處理降低了時(shí)序控制的難度。提供1x、2x、4x、½x和¼x時(shí)鐘倍頻/分頻，以及90度、180度和270度時(shí)鐘相移。可配置時(shí)鐘管理器可以用來消除器件內(nèi)部路徑與外部PCB印刷電路板的引線延遲，從而提供系統(tǒng)內(nèi)部時(shí)鐘與外部時(shí)鐘的同步?？删幊萄舆t線能夠以250ps為單位提供高達(dá)2.5ns的可編程時(shí)鐘延時(shí)。 |
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直接支持DDR SDRAM輸入輸出 |
內(nèi)建DDR輸入輸出兼容低成本低功耗mobile DDR、 DDR I以及 DDR II SDRAM存貯器。 |
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內(nèi)建大容量FIFO/RAM模塊 |
專用SRAM模塊（每個(gè)模塊容量為4,608比特，可以配置為128 x 36, 256 x 18 or 512 x 9 (深度x寬度)工作模式），簡化了FIFO設(shè)計(jì)和實(shí)現(xiàn)。 |
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專用FIFO控制邏輯 |
毋需額外邏輯開銷的專用FIFO控制器確保了所實(shí)現(xiàn)FIFO的性能和硬件資源開銷。用戶可以通過簡單易用的RAM/FIFO定制界面迅速得到電路設(shè)計(jì)中需要使用的存貯器模塊實(shí)例。一個(gè)FIFO控制器可以控制高達(dá)8 Kbits存貯器。 |
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小型化封裝 |
采用小型化封裝技術(shù)，對(duì)空間要求嚴(yán)格的應(yīng)用而言是理想選擇。 |
評(píng)論