業(yè)界首款基于ARM處理器的可擴(kuò)展式處理平臺架構(gòu)

　　目前的軟/硬件實(shí)際情況

　　由于種種原因，大多數(shù)嵌入式處理系統(tǒng)都是以處理器為核心，很大程度上是因?yàn)樵O(shè)計(jì)人員希望盡可能多地使用傳統(tǒng)代碼，從而提高工作效率。大多數(shù)設(shè)計(jì)團(tuán)隊(duì)也會預(yù)見到，市場部或企業(yè)其他部門肯定會提出修改要求，這種修改可能導(dǎo)致項(xiàng)目延遲，影響工作效率。賽靈思可擴(kuò)展式處理平臺的核心就是將基于 ARM 處理器的一般性基礎(chǔ) SoC 作為“主設(shè)備”，配合提供高度靈活性、可配置性和高性能的可編程邏輯，發(fā)揮最新的低成本低功耗 28 nm 工藝技術(shù)的優(yōu)勢。

　　2010 年 2 月，賽靈思宣布[i]，該公司正在構(gòu)建采用 28 nm 高介電層/金屬閘 (HKMG)、高性能低功耗工藝技術(shù)的全新一代 FPGA。選擇這一工藝技術(shù)將幫助賽靈思推出大幅降低功耗的FPGA，并發(fā)揮新一代技術(shù)的高級“可用性能”[ii]，而這在以前是不能實(shí)現(xiàn)的。

　　在許多高性能微處理器中，最重要的設(shè)計(jì)特性就是原始內(nèi)核速度。相比較而言，F(xiàn)PGA 能以較低的轉(zhuǎn)換速率執(zhí)行高性能數(shù)據(jù)處理，設(shè)計(jì)人員可利用 FPGA 架構(gòu)自身的并行處理優(yōu)勢，在時(shí)鐘運(yùn)行速率比輸入輸出線速低很多的情況下實(shí)現(xiàn)較寬的數(shù)據(jù)路徑。在器件容量提升2倍的情況下，28 nm 技術(shù)可實(shí)現(xiàn)更高的流水線和并行處理能力，在可接受的g功耗預(yù)算范圍內(nèi)進(jìn)一步提升內(nèi)核性能。這類似于微處理器向多核設(shè)計(jì)發(fā)展的趨勢，也就是說，每個(gè)內(nèi)核的工作速率降低，但多核并行工作，仍能比單核高速工作實(shí)現(xiàn)更高的性能。

　　賽靈思的所有 28nm 可編程邏輯都采用一體化的 ASMBL™架構(gòu)，將支持所有低成本、高性能產(chǎn)品系列間以及可擴(kuò)展式處理平臺上的設(shè)計(jì)移植。就處理器而言，作為基礎(chǔ)的通用SoC 將提供人們所熟悉的“處理器首先啟動”處理平臺，并支持：

　　· 通過在雙核配置中使用 ARM Cortex™-A9 MPCore™ 支持高性能低功耗通用應(yīng)用處理器。

　　· 支持常用的和必需的通信接口，如千兆以太網(wǎng)和 CA，以及外設(shè)和器件接口(USB、 SDIO、I2C、SPI、UART)。

　　· 動態(tài)存儲器的存儲接口，如滿足啟動及其它非易失存儲需求的 DDR 類型存儲器和閃存

　　· 使用 ARM AMBA®-AXI 的高性能現(xiàn)代化 SoC 互聯(lián)機(jī)制，確保不同 SoC 組件和存儲器等之間能實(shí)現(xiàn)低時(shí)延和高吞吐量。

　　可擴(kuò)展式處理平臺架構(gòu)這種以處理器為核心的方法使嵌入式軟件開發(fā)人員能夠移植代碼，因?yàn)樗麄兛梢允褂弥С?ARM處理器的業(yè)界標(biāo)準(zhǔn)操作系統(tǒng) (OS)，以及他們熟悉的使用 ARM® RealView® 及相關(guān)第三方工具、基于 Eclipse 的 IDE、GNU、賽靈思軟件開發(fā)套件等其它工具的軟件開發(fā)與調(diào)試環(huán)境。

　　正如 FPGA 目前在系統(tǒng)中用于執(zhí)行協(xié)處理工作一樣，賽靈思可擴(kuò)展式處理平臺使設(shè)計(jì)團(tuán)隊(duì)能通過可編程邏輯擴(kuò)展系統(tǒng)功能，執(zhí)行 ARM生態(tài)系統(tǒng)成員和賽靈思開發(fā)的專用加速器和外設(shè)以及定制加速器和外設(shè)功能。Xilinx Platform Studio (XPS) 工具套件作為 ISE® 設(shè)計(jì)套件的一部分，可用來開發(fā)并調(diào)試器件的可編程邏輯部分，并幫助硬件設(shè)計(jì)人員創(chuàng)建和實(shí)施AMBA® 支持的 IP 模塊，從而擴(kuò)展處理器系統(tǒng)性能，這就是賽靈思所說的“可插接IP (Socketable IP)”，也是推動賽靈思與 ARM 合作定義 AXI4 互聯(lián)協(xié)議 AMBA 4 規(guī)范的關(guān)鍵因素。[iii]

　　可擴(kuò)展式處理平臺的共同開發(fā)流程使系統(tǒng)架構(gòu)師、邏輯設(shè)計(jì)人員和軟件開發(fā)人員能夠用他們熟悉的編程環(huán)境并行開展工作，這就是說，他們不僅能就系統(tǒng)功能與性能盡早做出關(guān)鍵分區(qū)決策，而且還可在整個(gè)開發(fā)過程中輕松進(jìn)行修改。[iv] 舉例來說，Cortex-A9 可控制可編程邏輯實(shí)施的定制外設(shè)的數(shù)據(jù)傳輸。開發(fā)人員可運(yùn)行協(xié)仿真來檢測給定功能在硬件中的運(yùn)行速度是否比在軟件中運(yùn)行得快，也能決定是否在硬件中采用特定軟件來加速功能。這樣，我們就能在處理器代碼中釋放出更多空間，用于執(zhí)行其他命令。不過，現(xiàn)在作架構(gòu)決策不只是硬件設(shè)計(jì)師的事，軟件開發(fā)人員也有機(jī)會決定器件的工作方式。

　　展望未來

　　下一步，賽靈思及其合作伙伴將開發(fā)全套通用標(biāo)準(zhǔn)化加速器和外設(shè)以及相關(guān)驅(qū)動程序和API，進(jìn)一步幫助軟件和系統(tǒng)開發(fā)人員在減少硬件設(shè)計(jì)工程師參與協(xié)助的情況下向設(shè)計(jì)方案添加功能。許多加速器和外設(shè)將以 IP 核的形式出現(xiàn)，配合賽靈思實(shí)現(xiàn)目標(biāo)設(shè)計(jì)平臺戰(zhàn)略，提供嵌入式開發(fā)工具、方法、IP 和技術(shù)支持。

　　為了進(jìn)一步提高從軟件代碼向硬件轉(zhuǎn)變的優(yōu)勢，賽靈思還與 “C 語言到 FPGA” 編譯器流程的重點(diǎn)廠商合作，共同為嵌入式軟件和系統(tǒng)開發(fā)人員提供用 C 語言方便構(gòu)建處理器函數(shù)的方式，并將其移植到可編程邏輯擴(kuò)展模塊(通過 C 語言到 FPGA 綜合)。賽靈思是BDTI 高級統(tǒng)合工具認(rèn)證計(jì)劃的支持者。軟件開發(fā)人員能使用自己最喜愛的商業(yè)開發(fā)工具，同時(shí)賽靈思也將提供自己基于 GNU 的編譯器、調(diào)試器和驅(qū)動程序，并為常用的商業(yè)開發(fā)工具提供開放式支持。

　　今天宣布推出的產(chǎn)品標(biāo)志著賽靈思將開始與客戶、合作伙伴以及其他第三方廠商展開合作，共同幫助系統(tǒng)架構(gòu)師對適用于新一代嵌入式系統(tǒng)的可選設(shè)計(jì)方案進(jìn)行評估。賽靈思將于2011年年中公開發(fā)布采用可擴(kuò)展式處理平臺構(gòu)建的相關(guān)產(chǎn)品系列的詳細(xì)信息，敬請期待。