Altera全新Qsys工具加速FPGA產(chǎn)品上市步伐

　　在FPGA設(shè)計(jì)領(lǐng)域目前存在著三大主要難題：設(shè)計(jì)規(guī)模擴(kuò)大、設(shè)計(jì)重用、設(shè)計(jì)驗(yàn)證時(shí)間太長(zhǎng)。這三大難題嚴(yán)重影響著FPGA設(shè)計(jì)的效能，將減緩產(chǎn)品由研發(fā)到上市的時(shí)間，是亟需解決的重點(diǎn)問題。

　　2012年3月30日，“Altera亞太區(qū)采用Qsys實(shí)現(xiàn)系統(tǒng)集成研討會(huì)•北京站”在清華大學(xué)舉行，該活動(dòng)重點(diǎn)介紹了Altera新的系統(tǒng)集成工具Qsys，及其如何通過Qsys提高設(shè)計(jì)效能。

　　簡(jiǎn)化設(shè)計(jì)過程

　　隨著半導(dǎo)體技術(shù)的不斷發(fā)展，由于半導(dǎo)體工藝的不斷提升，器件的集成度也隨之提升，FPGA器件的邏輯密度也急劇增加，因此使得設(shè)計(jì)開發(fā)的規(guī)模不斷擴(kuò)大，復(fù)雜度上升。目前，F(xiàn)PGA 器件密度已經(jīng)提高到百萬(wàn)邏輯單元(LE)，因此，設(shè)計(jì)團(tuán)隊(duì)需要實(shí)現(xiàn)更大更復(fù)雜的系統(tǒng)，在更短的時(shí)間內(nèi)滿足越來(lái)越高的性能需求，傳統(tǒng)的設(shè)計(jì)模式顯然已經(jīng)跟不上硬件的發(fā)展速度。

　　圖1 Altera Stratix系列FPGA邏輯密度增長(zhǎng)

　　FPGA設(shè)計(jì)工作主要包含三個(gè)部分：標(biāo)準(zhǔn)內(nèi)核、膠合邏輯和定制邏輯。標(biāo)準(zhǔn)內(nèi)核部分一般采用相應(yīng)的標(biāo)準(zhǔn)IP進(jìn)行設(shè)計(jì)，膠合邏輯部分主要是實(shí)現(xiàn)FPGA內(nèi)部各部分(標(biāo)準(zhǔn)內(nèi)核、存儲(chǔ)器、定制邏輯等)間的互聯(lián)，定制邏輯則是設(shè)計(jì)者自主開發(fā)實(shí)現(xiàn)差異化的部分。Qsys采用的是系統(tǒng)級(jí)開發(fā)，通過片上網(wǎng)絡(luò)架構(gòu)，可以大幅簡(jiǎn)化設(shè)計(jì)工作，提高設(shè)計(jì)效能。Qsys包含多種兼容IP，如PCIe、DDR3、JTAG、UART等，可以把標(biāo)準(zhǔn)內(nèi)核部分的工作降至最低。Qsys能夠自動(dòng)完成部分諸如接口協(xié)議、存儲(chǔ)器等相關(guān)的繁瑣且容易出錯(cuò)的集成任務(wù)，極大地提高了設(shè)計(jì)效率。這樣，Qsys使得設(shè)計(jì)者可以把大部分的精力都放在定制邏輯部分。


圖2

　　提升設(shè)計(jì)重用

　　當(dāng)前半導(dǎo)體行業(yè)內(nèi)人才流動(dòng)是很大的，現(xiàn)任工程師和將來(lái)的工程師想要重復(fù)使用前任工程師曾經(jīng)開發(fā)的設(shè)計(jì)，難度是很大的。在設(shè)計(jì)重用的過程中常常會(huì)出現(xiàn)以下問題：工程師需要對(duì)接口進(jìn)行重新設(shè)計(jì);工程師需要為各種修改后的設(shè)計(jì)提供支持;缺少相應(yīng)的文檔，使得其它工程師無(wú)法得知接口是如何工作的。

　　圖3 Altera公司亞太區(qū)產(chǎn)品市場(chǎng)經(jīng)理謝曉東

　　據(jù)Altera公司亞太區(qū)產(chǎn)品市場(chǎng)經(jīng)理謝曉東先生介紹，Qsys是業(yè)內(nèi)首個(gè)提供子系統(tǒng)設(shè)計(jì)重用的FPGA開發(fā)工具。Qsys增強(qiáng)了設(shè)計(jì)重用功能，提供標(biāo)準(zhǔn)接口如Avalon、AXI3、AXI4等，使得設(shè)計(jì)者不需要重新設(shè)計(jì)接口。Qsys提供了組件編輯器來(lái)讓用戶增強(qiáng)RTL設(shè)計(jì)，同時(shí)，Qsys還可以自動(dòng)封裝和改進(jìn)用戶的設(shè)計(jì)，讓用戶可以將自己的設(shè)計(jì)打包為獨(dú)立IP，并且首次做到將子系統(tǒng)打包，極大地方便了日后設(shè)計(jì)重用和共享。

　　圖4 Qsys打包設(shè)計(jì)便于重復(fù)使用

　　加速設(shè)計(jì)驗(yàn)證

　　在設(shè)計(jì)完成之后，通常需要花費(fèi)大量的時(shí)間對(duì)設(shè)計(jì)進(jìn)行驗(yàn)證以確保設(shè)計(jì)的正確性，這一過程常常超過了設(shè)計(jì)本身所花費(fèi)的時(shí)間。特別是隨著設(shè)計(jì)規(guī)模的不斷擴(kuò)大，驗(yàn)證的復(fù)雜度和難度也迅速膨脹。

　　通過提取/探測(cè)100/1000寄存器的方式進(jìn)行驗(yàn)證將花費(fèi)大量的時(shí)間，而Qsys采用了通過讀寫操作的方式進(jìn)行驗(yàn)證，如圖所示，通過對(duì)地址位置進(jìn)行讀寫操作，先確定出現(xiàn)問題的模塊，再針對(duì)出現(xiàn)問題的模塊進(jìn)行更細(xì)化的驗(yàn)證。以這種方式可減少證流程，縮短驗(yàn)證設(shè)計(jì)所需的時(shí)間，加快產(chǎn)品上市的步伐。

　　圖5 Qsys同過讀寫操作進(jìn)行設(shè)計(jì)的驗(yàn)證