H.264視頻解碼芯片中視頻控制器的設(shè)計(jì)

引言 
　　H.264是ITU-T VCEG組織和ISO/IEC MPEG組織共同研究的新型視頻壓縮標(biāo)準(zhǔn)，相比其他視頻壓縮算法，具有壓縮比高、算法復(fù)雜的特點(diǎn)。由于編碼算法的復(fù)雜性，系統(tǒng)對(duì)圖像解碼速度和功耗要求非常嚴(yán)格，因此，在設(shè)計(jì)解碼器時(shí)采用了H.264解碼專用芯片的設(shè)計(jì)方案。對(duì)一個(gè)大的設(shè)計(jì)項(xiàng)目，一般采用由頂向下(TOP-DOWM)的設(shè)計(jì)方法，把各功能模塊劃分為子模塊。視頻控制器模塊是芯片與顯示平臺(tái)的數(shù)據(jù)接口，對(duì)檢驗(yàn)芯片設(shè)計(jì)是否成功起著重要的作用，有必要把它單獨(dú)劃分為一個(gè)子模塊。為了提高設(shè)計(jì)的成功率，在設(shè)計(jì)初期采用了基于FPGA的原型驗(yàn)證。整個(gè)系統(tǒng)的FPGA原型驗(yàn)證平臺(tái)如圖1所示，平臺(tái)分為2個(gè)部分，硬件設(shè)計(jì)和基于RISC CPU的軟件解碼，兩部分協(xié)同工作，既可以驗(yàn)證軟件和硬件的解碼結(jié)果，又可以加速整個(gè)解碼過程。    
       

　　圖1 H.264解碼芯片的FPGA原型驗(yàn)證平臺(tái)

　　圖2 輸出視頻控制模塊結(jié)構(gòu)框圖

　　視頻控制模塊的設(shè)計(jì)與實(shí)現(xiàn)

　　視頻控制模塊原理框圖及功能分析

　　輸出視頻控制模塊的結(jié)構(gòu)框圖如圖2所示，本模塊有2個(gè)時(shí)鐘域：系統(tǒng)時(shí)鐘域和顯示時(shí)鐘域。系統(tǒng)時(shí)鐘頻率根據(jù)所選用的SDRAM類型而采用固定的166MHz；對(duì)于分辨率為1280