一種多路可編程高速時(shí)鐘電路的設(shè)計(jì)

　　摘要：本文采用博亞20MHz高穩(wěn)定度晶體振蕩器、集成VCO的低相位噪聲鎖相環(huán)時(shí)鐘芯片LMX2531、高精度時(shí)鐘扇出器HMC987LP5E和多階低通濾波器，實(shí)現(xiàn)具有低相噪特性的4路并行輸出、頻率最高為2.5GHz的高速時(shí)鐘電路的設(shè)計(jì)。文中給出了多路可編程高速時(shí)鐘電路系統(tǒng)的原理框圖，并詳細(xì)論述了控制寄存器的參數(shù)配置以及初始化順序過程。該時(shí)鐘電路已應(yīng)用于20GSa/s數(shù)字示波器的高速ADC采樣模塊中，實(shí)際測(cè)試及工程應(yīng)用均表明，整體指標(biāo)達(dá)到設(shè)計(jì)要求。

　　引言

　　近年來，我國(guó)電子與通信技術(shù)的飛速發(fā)展對(duì)時(shí)域信號(hào)測(cè)試和分析提出了更高的要求，在高速數(shù)據(jù)采集與波形處理方面尤為突出。高速數(shù)據(jù)采集的關(guān)鍵部分為模數(shù)轉(zhuǎn)換器(ADC)，影響ADC性能的因素有很多：輸入模擬信號(hào)的頻率大小及阻抗、取樣時(shí)鐘的抖動(dòng)質(zhì)量、供電電源的去耦情況、印制板的布局布線等。ADC的動(dòng)態(tài)性能受取樣時(shí)鐘的相位抖動(dòng)(Phase Jitter)影響很大。許多現(xiàn)代高速、高性能ADC都要求低相位噪聲(低抖動(dòng))的時(shí)鐘，以保證其能工作到GHz頻率范圍。目前市場(chǎng)上可購(gòu)買的ADC芯片難以滿足單片20GSa/s取樣率的要求，本設(shè)計(jì)中采用4片5GSa/s的EV10AQ190[3]交叉采樣來實(shí)現(xiàn)。

　　每路ADC都單獨(dú)需要一路2.5GHz高速、高穩(wěn)采樣時(shí)鐘，傳統(tǒng)的晶體振蕩器雖然能提供低抖動(dòng)時(shí)鐘信號(hào)，但是不能工作到GHz以上頻率。為了保證4路ADC在各自2.5GHz取樣時(shí)鐘下有著較高的等效分辨率和輸出信噪比，本文在時(shí)鐘電路設(shè)計(jì)上采用高穩(wěn)定度晶體振蕩器、集成VCO的低相位噪聲鎖相環(huán)時(shí)鐘芯片LMX2531、高精度時(shí)鐘扇出器HMC987LP5E和多階低通濾波器來實(shí)現(xiàn)高頻率低抖動(dòng)的設(shè)計(jì)要求。文章最后給出工程應(yīng)用的測(cè)試和分析結(jié)果。

　　時(shí)鐘抖動(dòng)的影響及分析

　　時(shí)鐘抖動(dòng)對(duì)ADC信噪比及轉(zhuǎn)換精度的影響

　　a. 采集時(shí)鐘抖動(dòng)對(duì)ADC信噪比的影響：

　　取樣時(shí)鐘的抖動(dòng)能夠?qū)е翧DC取樣與觸發(fā)時(shí)間關(guān)系上的錯(cuò)誤，如圖1所示。取樣時(shí)間△t的不確定性，導(dǎo)致幅度的不確定性，即在輸入信號(hào)幅度上造成錯(cuò)誤的取樣，因此降低了ADC的信噪比(SNR)。根據(jù)圖1表達(dá)的取樣時(shí)間的不確定性，可以得到信噪比模型。對(duì)于給定的時(shí)鐘抖動(dòng)量，數(shù)據(jù)轉(zhuǎn)換器的SNR能夠用如下公式計(jì)算?！　?/p>