滿足28 nm迫切的低功耗需求

 

　　Quartus II軟件在不同的編譯階段采取各種措施來降低設(shè)計(jì)的總功耗。在綜合階段，Quartus II軟件提取時鐘使能信號，進(jìn)行時鐘選通，減少對RAM模塊的訪問，重新構(gòu)建邏輯以避免高觸發(fā)網(wǎng)。在適配階段，Quartus II軟件找到高觸發(fā)網(wǎng)，以降低動態(tài)功耗，優(yōu)化邏輯布局，減小時鐘功耗，實(shí)現(xiàn)高功效DSP和RAM模塊配置。最后，在匯編級，Quartus II軟件對未使用的電路進(jìn)行編程，盡可能減小觸發(fā)，或者進(jìn)行關(guān)斷。最終的設(shè)計(jì)以最低的功耗滿足了設(shè)計(jì)人員的時序要求。

　　如Quartus II軟件的功耗優(yōu)化設(shè)置所示，設(shè)計(jì)人員可以選擇不同級別的功耗優(yōu)化選項(xiàng)，以滿足設(shè)計(jì)約束要求。選擇Extra Effort設(shè)置，最大限度的降低功耗，代價是較長的編譯時間。不同的設(shè)計(jì)，選擇不同的努力等級會有不同的結(jié)果。這一特性降低了功耗，不需要設(shè)計(jì)人員的干預(yù)，同時減小了對設(shè)計(jì)性能的影響。此外，在詳細(xì)的電路模型和高級統(tǒng)計(jì)方法的指導(dǎo)下進(jìn)行功耗優(yōu)化，估算哪些信號是被經(jīng)常觸發(fā)的。通過這些信息，Altera確定高功效實(shí)現(xiàn)方法，不需要設(shè)計(jì)人員的額外輸入(例如，對設(shè)計(jì)進(jìn)行耗時的仿真以確定開關(guān)速率)。　　

 　　基準(zhǔn)測試

　　Altera為業(yè)界提供最先進(jìn)、功耗最低的FPGA。通過基準(zhǔn)測試來估算各類典型應(yīng)用的總功耗，進(jìn)一步表明了Arria V器件相對于競爭28-nm器件的低功耗優(yōu)勢。Arria V FPGA和競爭28-nm FPGA的總功耗對此顯示了這些基準(zhǔn)測試的結(jié)果，這些都記錄在Altera wiki網(wǎng)站上，以便進(jìn)一步進(jìn)行研究學(xué)習(xí)。　　

 

　　結(jié)論

　　Altera低功耗28-nm器件的優(yōu)點(diǎn)包括，降低產(chǎn)品成本，降低或者放寬功耗預(yù)算，較低的散熱要求，能夠滿足更多的市場需求，在同樣的散熱和功耗預(yù)算內(nèi)進(jìn)一步提高性能等。采用最全面的方法降低28-nm產(chǎn)品的功耗，Altera幫助設(shè)計(jì)人員滿足了迫切的低功耗需求。