采用低功耗28-nm FPGA降低系統(tǒng)總成本

　　Altera系統(tǒng)設(shè)計(jì)工具降低了總體擁有成本

　　Altera的集成設(shè)計(jì)環(huán)境，包括Quartus II軟件，為FPGA業(yè)界提供最先進(jìn)的工具集，降低了開發(fā)成本，縮短了產(chǎn)品面市時(shí)間。采用Quartus II軟件，從概念構(gòu)思到產(chǎn)品，您能夠迅速高效的設(shè)計(jì)整個(gè)FPGA。它提供類似ASIC的時(shí)序收斂工具(TimeQuest時(shí)序分析器)，支持很多在系統(tǒng)調(diào)試功能。其高效能特性包括，Qsys系統(tǒng)集成工具、系統(tǒng)控制器、收發(fā)器工具包，以及DSP Builder和SoC虛擬目標(biāo)軟件平臺(tái)。

　　采用Qsys實(shí)現(xiàn)系統(tǒng)集成

　　Qsys是下一代SOPC Builder工具，用于幫助設(shè)計(jì)人員構(gòu)建并調(diào)整系統(tǒng)。Qsys支持用戶開發(fā)的以及商用IP模塊的快速集成，加速了您的設(shè)計(jì)流程，提高了效能。而且，Qsys支持分層設(shè)計(jì)，簡(jiǎn)化了大規(guī)模設(shè)計(jì)的管理，例如，很容易實(shí)現(xiàn)并測(cè)試具有數(shù)百個(gè)元件的系統(tǒng)，并且可以管理，方便進(jìn)行設(shè)計(jì)重用?；谛酒W(wǎng)絡(luò)體系結(jié)構(gòu)，以及自動(dòng)流水線，其按鍵式性能互聯(lián)比SOPC Builder提高了2倍。最終，Qsys幫助設(shè)計(jì)人員縮短了數(shù)月的開發(fā)時(shí)間，在幾天而不是幾星期內(nèi)實(shí)現(xiàn)PCIe等內(nèi)核。

　　通過(guò)系統(tǒng)控制臺(tái)進(jìn)行系統(tǒng)研究和調(diào)試

　　利用系統(tǒng)控制臺(tái)這一工具，用戶可以使用系統(tǒng)級(jí)會(huì)話功能，通過(guò)方便簡(jiǎn)單的軟件應(yīng)用編程接口(API)，在命令行或者系統(tǒng)控制臺(tái)圖形用戶界面(GUI)中，采用腳本，或者交互式運(yùn)行，在更高的抽象級(jí)上實(shí)時(shí)調(diào)試FPGA。系統(tǒng)控制臺(tái)非常適合電路板開發(fā)等任務(wù)，使設(shè)計(jì)人員能夠通過(guò)JTAG或者TCP/IP來(lái)使用和控制FPGA硬件，從而節(jié)省了數(shù)星期的時(shí)間。

　　采用具有高級(jí)模塊庫(kù)的DSP Builder進(jìn)行DSP應(yīng)用設(shè)計(jì)

　　利用DSP Builder，您可以采用世界上最知名的DSP設(shè)計(jì)工具M(jìn)ATLAB® Simulink®來(lái)設(shè)計(jì)FPGA。采用這一設(shè)計(jì)工具，您能夠繼續(xù)停留在自己熟悉的EDA環(huán)境中，使用易于理解的原理圖輸入工具進(jìn)行設(shè)計(jì)，針對(duì)目標(biāo)Altera FPGA自動(dòng)生成可綜合RTL代碼。您甚至可以直接從MATLAB環(huán)境中，在Quartus II軟件中編譯設(shè)計(jì)，不需要預(yù)先學(xué)習(xí)Verilog或者VHDL便能夠開發(fā)FPGA設(shè)計(jì)。相對(duì)于個(gè)人和FPGA設(shè)計(jì)專家的投入，從工程系統(tǒng)級(jí)(ESL)設(shè)計(jì)環(huán)境到FPGA設(shè)計(jì)環(huán)境的無(wú)縫集成能夠節(jié)省設(shè)計(jì)團(tuán)隊(duì)大量的投入。

　　DSP Builder為Simulink提供兩種主要插件，基本模塊庫(kù)和高級(jí)模塊庫(kù)，支持您拖動(dòng)組件，把它們鏈接在一起，并進(jìn)行仿真。兩種模塊庫(kù)都支持您將可綜合組件放到Simulink原理圖瀏覽器中。采用高級(jí)模塊庫(kù)，DSP Builder會(huì)自動(dòng)對(duì)您的數(shù)據(jù)通路進(jìn)行流水線處理，滿足您的fMAX目標(biāo)要求，盡可能重新使用模塊。

　　SoC虛擬目標(biāo)

　　Altera SoC FPGA虛擬目標(biāo)是對(duì)Cyclone V SoC FPGA中的雙核ARM Cortex-A9 MPCore嵌入式處理器開發(fā)系統(tǒng)的快速功能仿真。這一全面的原型開發(fā)工具“開箱即用”，在PC上運(yùn)行，啟動(dòng)Linux操作系統(tǒng)，對(duì)實(shí)際開發(fā)電路板進(jìn)行建模。虛擬目標(biāo)與其仿真的實(shí)際硬件二進(jìn)制和寄存器兼容，支持器件專用產(chǎn)品軟件的開發(fā)，獲得實(shí)際硬件后，不用修改就能夠在硬件中運(yùn)行。采用虛擬原型開發(fā)工具，您可以在具備硬件之前迅速開始軟件開發(fā)，進(jìn)一步提高軟件團(tuán)隊(duì)的效能和軟件質(zhì)量。

　　為能夠全面的表示Altera SoC FPGA器件，虛擬目標(biāo)還采用了基于PC的仿真FPGA擴(kuò)展功能，名為環(huán)路FPGA。如圖5所示，擴(kuò)展環(huán)路FPGA支持虛擬目標(biāo)與Altera商用FPGA開發(fā)電路板的連接，在這些電路板上，您可以實(shí)現(xiàn)自己的定制IP，與虛擬目標(biāo)其他組件一起運(yùn)行。利用這一特性，您可以采用定制外設(shè)和硬件加速器等FPGA硬件來(lái)測(cè)試您的軟件?！　?/p>

 

　　集成實(shí)例——采用Cyclone V FPGA的汽車分析

　　Cyclone V FPGA適用于很多應(yīng)用。目前發(fā)展很快的一種應(yīng)用是汽車分析。Cyclone V FPGA的低擁有成本以及強(qiáng)大的功能特性非常適合這一應(yīng)用領(lǐng)域。在進(jìn)行串行視頻數(shù)據(jù)處理時(shí)，需要進(jìn)行大量的計(jì)算，需要很多存儲(chǔ)器，這都可以利用硬核存儲(chǔ)器控制器、高速串行收發(fā)器、fPLL以及豐富的內(nèi)部邏輯和存儲(chǔ)器資源等硬件特性。

　　此外，用戶利用Altera的視頻和圖像處理(VIP)包很容易在Qsys中開發(fā)復(fù)雜視頻處理系統(tǒng)。圖6顯示了汽車中的一個(gè)視頻數(shù)據(jù)集成實(shí)例。在這一環(huán)境中可以高效的使用Cyclone V FPGA，這是因?yàn)樗峁┝烁咔逦δ芎推渌曨l處理特性，例如，縮放和目標(biāo)探測(cè)，不但成本低而且功耗也低?！　?/p>

 　　結(jié)論

　　Cyclone V FPGA降低了總體擁有成本。TSMC的28LP工藝設(shè)計(jì)用于盡可能降低功耗，同時(shí)也是成本最低的28-nm制造工藝。低功耗意味著提高了用戶價(jià)值鏈的系統(tǒng)可靠性，延長(zhǎng)了系統(tǒng)壽命，降低了運(yùn)營(yíng)總成本。此外，Cyclone V FPGA還有很多體系結(jié)構(gòu)優(yōu)勢(shì)，有利于降低系統(tǒng)成本，這包括，硬核存儲(chǔ)器控制器、高效的邏輯和布線資源、fPLL、精度可調(diào)DSP模塊，以及最少的電壓軌需求等。而且，Quartus II軟件帶有Qsys和系統(tǒng)控制臺(tái)功能、DSP Builder和SoC虛擬目標(biāo)平臺(tái)，支持您高效方便的設(shè)計(jì)Cyclone V FPGA。對(duì)于FPGA設(shè)計(jì)人員，Altera硅片和設(shè)計(jì)工具協(xié)同工作，實(shí)現(xiàn)了最低的總體擁有成本。