設(shè)計安全工業(yè)芯片系統(tǒng)的驗證方法

　　安全驅(qū)動的例子

　　具有安全I/O的這一驅(qū)動實例采用了Altera認(rèn)證過的FPGA設(shè)計工具Quartus II軟件9.0 SP2，以及所建議的設(shè)計方法實現(xiàn)這一應(yīng)用實例。此外，如圖5所示，這一應(yīng)用使用了兩片FPGA，而沒有采用外部處理器和DSP。該應(yīng)用被劃分成幾個Nios II軟核處理器內(nèi)核。第一個Nios II軟核處理器提供通信堆棧支持，第二個處理系統(tǒng)控制，第三個Nios II處理器集成在電機控制模塊中。對電機控制算法進行了劃分，其軟件部分運行在Nios II處理器上，針對這一應(yīng)用而專門開發(fā)的硬件模塊加速電機控制環(huán)的實現(xiàn)。外部安全控制器提供SIL3應(yīng)用所需要的冗余功能。　　

 

　　這一解決方案在一片FPGA中結(jié)合了安全控制器和現(xiàn)場總線控制器，使用Altera的SOPC Builder系統(tǒng)集成工具，集成了Nios II軟核處理器、其他通信IP模塊，以及編碼器接口和存儲器接口。

　　芯片驅(qū)動的安全性

　　對于FPGA中關(guān)鍵而又常用診斷任務(wù)的底層監(jiān)視功能，這一實例使用了Altera的安全認(rèn)證診斷IP模塊。這些診斷IP設(shè)計滿足IEC 61508規(guī)范要求，完成以下常用診斷功能：

• 循環(huán)冗余校驗(CRC)計算——用于很多系統(tǒng)中，特別適用于現(xiàn)場總線應(yīng)用。
• 提取時鐘檢查——這一內(nèi)核檢查是否有系統(tǒng)時鐘以及時鐘頻率。
• SEU檢查控制器——這一模塊采用了器件中的內(nèi)置軟錯誤檢查硬件，監(jiān)視軟錯誤導(dǎo)致的變化。

　　由于這些硬核IP是在FPGA邏輯區(qū)中實現(xiàn)的，因此，系統(tǒng)處理器不再承擔(dān)這些任務(wù)。在認(rèn)證方法方面，Altera采用了IEC規(guī)范，分析了FPGA設(shè)計方法和相關(guān)要求。從這一分析中，Altera形成了工具流文檔。這一工具流的中心主題是對Altera開發(fā)的FPGA V-Flow的描述，如圖6所示。　　

 

　　V-Flow及其相關(guān)文檔將Altera FPGA安全應(yīng)用設(shè)計的所有步驟映射到IEC規(guī)范上，滿足其要求。此外，它解釋了哪些設(shè)計步驟采用哪些Altera工具。它涉及到IEC規(guī)范中的某些章節(jié)，以指導(dǎo)用戶依照合適的開發(fā)步驟來開發(fā)安全應(yīng)用。

　　這包括了評估人員所需要的認(rèn)證文檔和數(shù)據(jù)，以完全符合IEC 61508規(guī)范的格式提供，因此，評估人員很容易處理它們。以正確的格式提供這些文檔節(jié)省了安全工程大量的文檔工作。在所包括的可靠性報告中，Altera對Altera FPGA的可靠性統(tǒng)計信息進行了大量的分析，包括所需的全部信息來計算FIT率。

　　通過重新使用符合預(yù)認(rèn)證兩芯片方法的驅(qū)動系統(tǒng)概念，按照經(jīng)過認(rèn)證的設(shè)計方法、設(shè)計流程、工具和IP，通常能夠加速實現(xiàn)典型的應(yīng)用開發(fā)過程。由于能夠立即使用組件的可靠性數(shù)據(jù)，提供的格式很容易集成到安全認(rèn)證的所有文檔中，因此，加速實現(xiàn)了認(rèn)證過程。在安全設(shè)計和系統(tǒng)設(shè)計中，設(shè)計人員可以充分利用靈活的FPGA設(shè)計集成功能。由于安全已經(jīng)成為具體應(yīng)用的關(guān)鍵需求之一，因此，它含在整個概念中，通過滿足成本和產(chǎn)品及時面市目標(biāo)來實現(xiàn)它。