M8051 IP軟核的改進(jìn)性設(shè)計(jì)及其在視頻字符疊加器中的重應(yīng)用

    關(guān)鍵詞：系統(tǒng)芯片 微控制器 M8051 IP軟核 視頻字符疊加器

隨著集成電路制造技術(shù)的快速發(fā)展，集成電路的規(guī)模不斷擴(kuò)大。這使得將復(fù)雜系統(tǒng)集成在單個(gè)芯片上成為可能，于是便出現(xiàn)了系統(tǒng)芯片SOC（System on a Chip）。傳統(tǒng)芯片設(shè)計(jì)方法關(guān)注的是如何創(chuàng)建一個(gè)全新的設(shè)計(jì)并進(jìn)行有效的驗(yàn)證；如今在SOC設(shè)計(jì)中，基于IP模塊的功能組裝正在逐漸替代傳統(tǒng)的功能設(shè)計(jì)而成為主流設(shè)計(jì)方法。基于IP模塊的SOC設(shè)計(jì)方法的基本思路是通過系統(tǒng)設(shè)計(jì)的應(yīng)用層次，利用現(xiàn)有的IP資源，根據(jù)系統(tǒng)需求選用適當(dāng)?shù)腎P模塊，進(jìn)行系統(tǒng)集成設(shè)計(jì)；基于IP模塊的SOC設(shè)計(jì)方法是采用IP模塊而不是采用基本邏輯或電路單元作為基礎(chǔ)單元，即以功能組裝代替功能設(shè)計(jì)。這就提高了設(shè)計(jì)者的設(shè)計(jì)能力。能夠較快地完成設(shè)計(jì)，保證設(shè)計(jì)成功，以極低的價(jià)格滿足市場(chǎng)需求。

    M8051 IP軟核是高性能的8位微控制器（MCU），它的每個(gè)機(jī)器周期只需要兩個(gè)時(shí)鐘周期而不是標(biāo)準(zhǔn)8051[1]軟核的十二個(gè)周期，但是它的功能卻與標(biāo)準(zhǔn)的8051軟核兼容。這就使得M8051 IP軟核在同樣功耗的情況下運(yùn)行速度比標(biāo)準(zhǔn)的8051軟核提高六倍，也就是說，若在同樣的運(yùn)行速度下，M8051 IP軟核的功耗僅僅是標(biāo)準(zhǔn)8051軟核的六分之一。這對(duì)于現(xiàn)在的便攜式數(shù)字產(chǎn)品或低功耗產(chǎn)品或低功耗產(chǎn)品來說是相當(dāng)有競(jìng)爭(zhēng)力的。

視頻字符疊加器是一種在視頻信號(hào)中疊加入字符或簡(jiǎn)單的圖文信息，從而在屏幕的特定位置上與圖像信號(hào)同時(shí)進(jìn)行顯示的設(shè)備[2]。視頻字符疊加器VAD——SOC的結(jié)構(gòu)如圖1所示，具體包括以下幾個(gè)IP模塊：M8051 IP軟核、I2C主控制器模塊、存儲(chǔ)器核和全彩色字符疊加處理器（FCA IP）等。其實(shí)現(xiàn)的功能是將片外或內(nèi)置的疊加字符ROM（如E/E2PROM、雙口RAM或Flash）中儲(chǔ)存的字符信息轉(zhuǎn)變?yōu)榭莎B加在視頻信號(hào)上的信息，同時(shí)通過內(nèi)部時(shí)序控制功能單元，調(diào)節(jié)疊加字符在監(jiān)視器上的疊加位置、大小及其背景色和前景色等。

本文主要介紹M8051 IP軟核的改進(jìn)設(shè)計(jì)，對(duì)其進(jìn)行有效的仿真和驗(yàn)證；并對(duì)M8051 IP軟核在視頻字符疊加器VAD_SOC中的重應(yīng)用進(jìn)行深入的研究。

圖2

1 M8051 IP軟核結(jié)構(gòu)及其改進(jìn)性設(shè)計(jì)

1.1 M8051 IP軟核的結(jié)構(gòu)

M8051 IP軟核的功能結(jié)構(gòu)框圖如圖2所示，主要由五部分組成。

（1）算術(shù)邏輯單元（ALU）部分：位算術(shù)邏輯單元、帶進(jìn)位的算術(shù)邏輯單元、8位的算術(shù)邏輯單元，操作數(shù)的選擇、乘法/除法單元。

（2）數(shù)據(jù)存儲(chǔ)與交換部分：內(nèi)部數(shù)據(jù)存儲(chǔ)器、內(nèi)部專用寄存器及其復(fù)用、專用功能寄存器的復(fù)用、核級(jí)專用功能寄存器。

（3）狀態(tài)機(jī)與程序存儲(chǔ)部分：主狀態(tài)機(jī)、程序計(jì)數(shù)器、程序計(jì)數(shù)器的運(yùn)算單元。

（4）指令譯碼部分：部分指令、指令譯碼。

（5）外圍設(shè)備部分：（I/O）端口寄存器、中斷、定時(shí)器、計(jì)數(shù)器、通用串行口。

    從圖2可以看出，M8051 IP軟核與傳統(tǒng)8051單片機(jī)在組成部分及指令系統(tǒng)部分是兼容的，但功能上有些不同，所以，若要將M8051 IP軟核集成視頻字符疊加器VAD_SOC中，則需要進(jìn)行一些簡(jiǎn)單的功能擴(kuò)展和可復(fù)用設(shè)計(jì)。

1.2 I2C主控制器的RTL級(jí)實(shí)現(xiàn)

I2C總線是Philips公司提出的一種串行數(shù)據(jù)傳輸技術(shù)，通過數(shù)據(jù)線（SDA）和時(shí)鐘線（SCL）兩個(gè)總線即可完成全雙工同步數(shù)據(jù)的發(fā)送和接收，在需要與外圍器件進(jìn)行低速通信時(shí)，I2C總線是個(gè)不錯(cuò)的選擇。目前8051 IP軟核是片上系統(tǒng)中用得比較多的微控制器核之一，但是其沒有集成I2C總線，應(yīng)用起來很不靈活。所以在設(shè)計(jì)片上系統(tǒng)時(shí)常常需要將I2C系統(tǒng)集成到8051 IP核中，以方便其與MCU的外圍接口連接，擴(kuò)展8051 IP核的功能。由于篇幅的限制，本文只對(duì)I2C主控制器模塊進(jìn)行簡(jiǎn)單研究。I2C主控制器模塊是根據(jù)Philips公司的8xc552的I2C接口原理設(shè)計(jì)的。由于通常情況下單片機(jī)系統(tǒng)都作為主系統(tǒng)使用，一些功能是不需要的，所以圖3只是本設(shè)計(jì)用到的I2C原始的功能結(jié)構(gòu)簡(jiǎn)化框圖。

    1.2.1 I2C主控制器的端口源代碼模式[3]

I2C主控制器端口源代碼模式下：

module i2c_top (slsfrdi,si,sda,scl,regresult,source_addr,

destine_addr, sfr_write, rmw, internal_reset, pclk_en, pclk);

output[7:0] slsfrdi;

output scl,si;

inout sda;

input[7:0] regresult;

input[7:0]source_addr;

input[7:0]destine_addr;

input sfrwe,rmw,internal_reset;

input pclk,pclk_en;

……

endmodule

圖5

    1.2.2 I2C主控制器與M8051 IP軟核的接口

I2C主控制器的數(shù)據(jù)端口（SDA）是雙向端口，利用串行數(shù)據(jù)線SDA傳輸數(shù)據(jù)，所以不使用總線時(shí)必須關(guān)閉三態(tài)門的輸出控制端，即sda_oen為“0”；另一方面，數(shù)據(jù)可以通過引腳直接進(jìn)入模塊內(nèi)部，但必須設(shè)置輸出控制端為“1”，即sda_oen為“1”。I2C主控制器與M8051 IP軟核的接口如圖4所示。

1.2.3 I2C主控制器的軟件仿真與結(jié)果

在I2C主控制器設(shè)計(jì)過程中，主要用Modelsim SE PLUS5.6、QUARTUS2.0等軟件作為前端的仿真工具并針對(duì)I2C主控制器的主接收和主發(fā)送兩個(gè)狀態(tài)機(jī)的不同激勵(lì)條件，編寫測(cè)試代碼進(jìn)行測(cè)試。電路仿真時(shí)序波形圖如圖5和圖6所示。

2 M8051 IP軟核在視頻字符疊加器VAD_SOC中的重應(yīng)用

M8051 IP軟核在視頻字符疊加器VAD_SOC中的重應(yīng)用的結(jié)構(gòu)如圖1所示。它的主要任務(wù)是從程序存儲(chǔ)器中讀出指令代碼，經(jīng)編譯執(zhí)行后，向周圍的相應(yīng)模塊提供操作命令和地址、數(shù)據(jù)總線值，完成一個(gè)復(fù)雜的狀態(tài)機(jī)及對(duì)其它模塊的部分控制功能，協(xié)同其它模塊共同工作，實(shí)現(xiàn)將字庫中的字符取出放到全彩色字符疊加處理器上進(jìn)行顯示。工作流程如下：

（1）將要顯示的字符從PC機(jī)的鍵盤輸入，經(jīng)串行口RS-232的接口寫入到字庫中。

（2）從程序存儲(chǔ)器中讀出指令代碼，經(jīng)編譯執(zhí)行后，向周圍的相應(yīng)模塊提供操作命令和地址、數(shù)據(jù)總線值。

（3）繼續(xù)執(zhí)行代碼，從字庫中讀入要顯示的字節(jié)數(shù)據(jù)，并將它存放在SFR（專用寄存器）中。

（4）繼續(xù)執(zhí)行代碼，將專用寄存器中的數(shù)據(jù)傳送到雙口RAM中進(jìn)行緩存。

（5）通過對(duì)控制模塊的控制，實(shí)現(xiàn)數(shù)據(jù)讀取、地址生成，并按時(shí)空拓?fù)鋭澐值男问竭M(jìn)行行、列地址及數(shù)據(jù)信號(hào)的選擇。

圖6

    （6）最后，將選擇出的信號(hào)通過三通接口加到視頻信號(hào)中進(jìn)行顯示。

基于以上考慮，本系統(tǒng)中M8051 IP核具有一定的專用性，是針對(duì)具體的VAD_SOC系統(tǒng)而設(shè)計(jì)的，因此不需完全拘泥于標(biāo)準(zhǔn)的MCU的所有特點(diǎn)，只需設(shè)計(jì)出滿足VAD_SOC系統(tǒng)要求的嵌入式M8051 IP核即可。

2.1 視頻字符疊加器VAD_SOC的設(shè)計(jì)及功能仿真

2.1.1 設(shè)計(jì)流程

第一步：生成VAD_SOC頂層初始網(wǎng)表。在四個(gè)模塊開發(fā)之后，只需開發(fā)用于集成的網(wǎng)表，即可用于模塊之間的連接。

第二步：處理VAD_SOC頂層中四個(gè)模塊的時(shí)序預(yù)算，此時(shí)每個(gè)模塊建立一個(gè)“黑盒”時(shí)序模型。

第三步：改進(jìn)VAD_SOC頂層布線，在模塊實(shí)現(xiàn)的同時(shí)解決頂層的信號(hào)完整性問題。此外，還要考慮前兩步中不需涉及的電源問題，其中包括模擬模塊和I/O模塊問題。同時(shí)模塊層的實(shí)現(xiàn)也在此步進(jìn)行，通過采用物理綜合方法來確保模塊層的時(shí)序收斂。VAD_SOC頂層設(shè)計(jì)和四個(gè)模塊實(shí)現(xiàn)之間是同步進(jìn)行的。

圖7

    第四步：用模塊的實(shí)際尺寸修改VAD_SOC頂層描述，這一步需用Aristo的IC Wizard處理，大約需要2～3小時(shí)。

2.1.2 視頻字符疊加器VAD_SOC的仿真波形

視頻字符疊加器VAD_SOC的功能仿真是在NC_Verilog下進(jìn)行的，圖7顯示了兩個(gè)場(chǎng)同步周期的字符疊加信號(hào)的仿真波形圖。

建立在IP模塊功能組裝基礎(chǔ)上的片上系統(tǒng)設(shè)計(jì)，使設(shè)計(jì)方法從電路設(shè)計(jì)轉(zhuǎn)向系統(tǒng)設(shè)計(jì)，設(shè)計(jì)重心從邏輯綜合、門級(jí)布局布線、后模擬轉(zhuǎn)向系統(tǒng)級(jí)模擬、軟硬件聯(lián)合仿真、以及若干個(gè)IP模塊組合在一起的物理設(shè)計(jì)。為了對(duì)各模塊特別是IP模塊進(jìn)行有效的測(cè)試，還必須在模塊中加入可測(cè)性設(shè)計(jì)；同時(shí)，在驗(yàn)證方法上要采用數(shù)字電路和模擬電路在一起的混合信號(hào)驗(yàn)證、軟硬件協(xié)同驗(yàn)證以及并行驗(yàn)證等多種方法。經(jīng)過試驗(yàn)可知，M8051 IP核在視頻字符疊加器VAD_SOC中實(shí)現(xiàn)了所需的基本功能，并且仿真主頻率可以達(dá)到33MHz。