T-MMB系統(tǒng)中LDPC碼譯碼器的FPGA設(shè)計(jì)與實(shí)現(xiàn)

　　變量節(jié)點(diǎn)處理單元(VNU)

　　在LDPC碼的迭代譯碼過程中，變量節(jié)點(diǎn)處理單元以加減運(yùn)算為主，數(shù)據(jù)以補(bǔ)碼形式表示有利于簡化操作^[10]，本文實(shí)現(xiàn)的VNU流水線結(jié)構(gòu)如圖5所示。圖6表示垂直運(yùn)算的FPGA運(yùn)算結(jié)果，該模塊的時(shí)鐘頻率最高可以達(dá)到321.62MHz。

　　實(shí)現(xiàn)結(jié)果

　　在T-MMB系統(tǒng)中，OFDM進(jìn)行逆快速傅里葉變換的速率為2.048M符號/s。接收端在接收該信號后進(jìn)行8PSK軟解調(diào)，因此軟解調(diào)模塊的工作速率需要達(dá)到3×2.048MHz即6.144MHz才能滿足系統(tǒng)時(shí)序要求。本次設(shè)計(jì)中軟解調(diào)模塊的時(shí)鐘頻率可以達(dá)到216.16MHz，滿足系統(tǒng)要求。

　　譯碼器接收信息的速率為6.144MHz，需要能對每一組輸入的軟信息進(jìn)行正確譯碼，保證在下一組軟信息開始譯碼的時(shí)候上一次譯碼已經(jīng)結(jié)束。則譯碼器工作頻率要滿足公式(1)要求。
???????? ?

　　T為譯碼器的工作周期，N為規(guī)定的迭代次數(shù)，100+100是為了保證系統(tǒng)性能防止溢出將水平運(yùn)算次數(shù)與垂直運(yùn)算次數(shù)擴(kuò)大為100。由公式(1)可得到譯碼工作頻率至少為30MHz，而本文實(shí)現(xiàn)譯碼器的時(shí)鐘頻率可以達(dá)到86.38MHz，可以滿足系統(tǒng)對譯碼器時(shí)鐘頻率的要求。

　　本文首先進(jìn)行了Matlab浮點(diǎn)運(yùn)算仿真，之后對譯碼器進(jìn)行硬件實(shí)現(xiàn)。將Matlab中的浮點(diǎn)運(yùn)算譯碼結(jié)果與8比特量化后經(jīng)FPGA實(shí)現(xiàn)的譯碼結(jié)果進(jìn)行對比，對比結(jié)果見圖7?！　?/p>

?

　　由于FPGA處理定點(diǎn)數(shù)據(jù)，量化后譯碼性能與浮點(diǎn)數(shù)運(yùn)算譯碼性能有一定的差距，但該性能在可接受的范圍內(nèi)，能夠滿足系統(tǒng)對譯碼器譯碼性能的要求。

　　結(jié)束語

　　本文利用QC-LDPC碼的循環(huán)結(jié)構(gòu)，采用部分并行結(jié)構(gòu)設(shè)計(jì)實(shí)現(xiàn)了一種高效存儲的譯碼器結(jié)構(gòu)，將偏移量相同的子矩陣對應(yīng)的校驗(yàn)節(jié)點(diǎn)信息或變量節(jié)點(diǎn)信息存儲在相同的塊RAM中。該方法能夠有效減少Q(mào)C-LDPC碼譯碼器對BRAM資源的需求?；赬ilinx公司Vertex-4系列FPGA的實(shí)驗(yàn)結(jié)果表明，本文提出的存儲方法與傳統(tǒng)的存儲方式相比可以節(jié)約75%的BRAM資源，實(shí)驗(yàn)還表明采用該方法得到的QC-LDPC碼譯碼器能夠?qū)崿F(xiàn)較高的系統(tǒng)時(shí)鐘頻率，因而能夠達(dá)到較大的譯碼吞吐量。

　　參考文獻(xiàn)：
　　[1] 新一代地面移動(dòng)多媒體廣播系統(tǒng)(T-MMB)簡介[J].數(shù)字通信世界,2006,(11):44-45
　　[2] 尹航,胡志強(qiáng),肖如吾.移動(dòng)多媒體廣播系統(tǒng)中LDPC編碼器的設(shè)計(jì)與實(shí)現(xiàn)[J].中國傳媒大學(xué)學(xué)報(bào)自然科學(xué)版,2009,16,(4):78-84
　　[3] Gallager R G. Low-density Parity-check Codes[J].IRE Transactions on Information Theory, 1962,2,(8):21-28
　　[4] MacKay D J C, Cavendish L, Cambridge U. Good Error-correcting Codes Based on Very sparse matrices[C].Proc. IEEE International Symposium on Information Theory.1997:113.
　　[5] 徐歡,雷菁,文磊.準(zhǔn)循環(huán)LDPC碼低存儲量譯碼器設(shè)計(jì)與實(shí)現(xiàn)[J].重慶郵電大學(xué)學(xué)報(bào)(自然科學(xué)版),2010,22(6):771-774.
　　[6] Fossorier M P C, Mihaljevic M, Imai H. Reduced complexity iterative decoding of low density parity check codes based on belief propagation[J].IEEE Transactions on Communications,1999,47(5):673-680.
　　[7] 何慶濤,周正,葛建華.準(zhǔn)循環(huán)LDPC碼譯碼器的FPGA實(shí)現(xiàn)[J].空間電子技術(shù),2009,1:40-102.
　　[8] 喬華,管武,董明科,等.LDPC碼高速譯碼器的設(shè)計(jì)與實(shí)現(xiàn)[J].北京大學(xué)學(xué)報(bào)(自然科學(xué)版),2007,2(2):1-6.
　　[9] 袁瑞佳,白寶明.基于FPGA的部分并行QC-LDPC譯碼器高效存儲方法[J].通信學(xué)報(bào),2012,33(11):165-170.
　　[10] 張仲明,許拔,楊軍,等.800Mbps準(zhǔn)循環(huán)LDPC碼譯碼器的FPGA實(shí)現(xiàn)[J].信號處理,2010,26(2):255-261.