Xilinx首個ASIC級可編程架構(gòu)20nm All Programmable器件開始投片

　　All Programmable FPGA、SoC和3D IC的全球領(lǐng)先企業(yè)賽靈思公司 (Xilinx, Inc. (NASDAQ:XLNX) )日前宣布，延續(xù)28nm工藝一系列行業(yè)創(chuàng)新，在20nm工藝節(jié)點再次推出兩大行業(yè)第一：投片半導(dǎo)體行業(yè)首款20nm器件，也是可編程邏輯器件(PLD)行業(yè)首款20nm All Programmable器件;發(fā)布行業(yè)第一個ASIC級可編程架構(gòu)UltraScale™。這些具有里程碑意義的行業(yè)第一發(fā)布，延續(xù)了賽靈思在28nm領(lǐng)域投片首款器件以及在All Programmable SoC、All Programmable 3D IC和SoC增強型設(shè)計套件上所實現(xiàn)的一系列行業(yè)第一的優(yōu)勢。　　

圖示：賽靈思UltraScale架構(gòu)：行業(yè)第一個ASIC級可編程架構(gòu),可從20nm平面晶體管結(jié)構(gòu) (planar)工藝向16nm乃至FinFET晶體管技術(shù)擴展，從單芯片(monolithic)到3D IC擴展。它不僅能解決整體系統(tǒng)吞吐量擴展限制的問題和時延問題，而且直接應(yīng)對先進(jìn)節(jié)點芯片性能方面的最大瓶頸問題——互連。

　　賽靈思公司可編程平臺產(chǎn)品部高級副總裁Victor Peng指出：“我們制定了業(yè)界最積極的20nm投片計劃，我相信，和最接近的競爭產(chǎn)品相比，賽靈思在在高端器件上遠(yuǎn)遠(yuǎn)領(lǐng)先至少一年的時間，而在中端器件上則領(lǐng)先至少半年左右。當(dāng)你結(jié)合采用臺積(TSMC)技術(shù)和我們的UltraScale架構(gòu)，并通過我們的Vivado^® 設(shè)計套件進(jìn)行協(xié)同優(yōu)化，我們相信將比競爭對手提前一年實現(xiàn)1.5至2倍的系統(tǒng)級性能和可編程系統(tǒng)集成 ——相當(dāng)于領(lǐng)先競爭產(chǎn)品整整一代。”

　　賽靈思同臺積合作，就像28HPL(高性能低功耗)開發(fā)過程一樣，把高端FPGA的要求注入20SoC開發(fā)工藝之中。賽靈思和臺積公司在28nm工藝節(jié)點上的通力協(xié)作，讓賽靈思成為行業(yè)第一個28nm All Programmable FPGA、SoC和3D IC器件的推出者，把賽靈思推上了性價比和功耗、可編程系統(tǒng)集成以及降低材料清單(BOM)成本方面領(lǐng)先一代的地位?，F(xiàn)在，賽靈思已經(jīng)將這種行之有效的行業(yè)領(lǐng)先合作模式從28nm擴展到20nm，推出了行業(yè)首個ASIC級可編程架構(gòu) — UltraScale。

　　最新開發(fā)的UltraScale架構(gòu)包括20nm平面晶體管結(jié)構(gòu) (planar)工藝和16nm乃至FinFET晶體管技術(shù)擴展，包括單芯片(monolithic)和3D IC。它不僅能解決整體系統(tǒng)吞吐量擴展限制的問題和時延問題，還能直接應(yīng)對先進(jìn)節(jié)點芯片性能方面的最大瓶頸問題 — 互連。

　　現(xiàn)在，人們需要采用一種創(chuàng)新型的架構(gòu)來管理每秒數(shù)百Gbps信息流的系統(tǒng)性能，以及在全線速下進(jìn)行智能處理的能力，并可擴展至Tb級流量和每秒10億次浮點運算(teraflop)級的計算能力。單憑提升每個晶體管或系統(tǒng)模塊的性能，或者增加系統(tǒng)模塊數(shù)量，都不足以實現(xiàn)上述目標(biāo)，因此必須從根本上提高通信、時鐘、關(guān)鍵路徑以及互連技術(shù)，以實現(xiàn)行業(yè)新一代高性能應(yīng)用(如下圖所示)，滿足海量數(shù)據(jù)流和智能數(shù)據(jù)包、DSP或圖像處理等要求。

　　UltraScale架構(gòu)通過在全面可編程的架構(gòu)中采用尖端ASIC技術(shù)，可解決如下挑戰(zhàn)：

　　針對海量數(shù)據(jù)流而優(yōu)化的寬總線支持多兆位(multi-terabit)吞吐量
　　多區(qū)域類似ASIC的時鐘、電源管理和下一代安全性
　　高度優(yōu)化的關(guān)鍵路徑和內(nèi)置的高速存儲器串聯(lián)，打破DSP和包處理的瓶頸
　　第二代3D IC系統(tǒng)集成芯片間帶寬的步進(jìn)功能
　　高I/O和存儲器帶寬，提供動態(tài)時延縮短和3D IC寬存儲器優(yōu)化接口
　　Vivado工具消除布線擁堵和協(xié)同優(yōu)化，器件利用率超過90%，且不會影響性能

　　首批UltraScale器件不僅將進(jìn)一步擴展賽靈思目前市場領(lǐng)先的28nm Virtex^®和Kintex^® FPGA以及3D IC產(chǎn)品系列，而且還將成為未來Zynq^® UltraScale All Programmable SoC的基礎(chǔ)。此外，UltraScale器件還將通過新的高性能架構(gòu)需求實現(xiàn)下一代更智能系統(tǒng)，其中包括：

　　♦ 提供智能包處理和流量管理功能的400G OTN
　　♦ 支持智能波束形成的4X4混合模式LTE和WCDMA Radio
　　♦ 支持智能圖形增強和識別的4K2K和8K顯示器
　　♦ 面向智能監(jiān)視與偵察(ISR)的最高性能系統(tǒng)
　　♦ 面向數(shù)據(jù)中心的高性能計算應(yīng)用

　　賽靈思公司CEO Moshe Gavrielov表示：“隨著賽靈思行業(yè)首款20nm產(chǎn)品的投片、首個ASIC級UltraScale架構(gòu)、第一個SoC增強型 Vivado設(shè)計套件， 以及支持Smarter 系統(tǒng)設(shè)計的不斷擴展的IP、C和ARM^®處理器解決方案的發(fā)布，賽靈思再一次擴大了PLD產(chǎn)業(yè)的價值和市場覆蓋面。同時，我們也提前競爭產(chǎn)品一年為客戶帶來了領(lǐng)先一代的價值優(yōu)勢。”

　　供貨情況

　　支持UltraScale架構(gòu)FPGA的Vivado設(shè)計套件早期試用版現(xiàn)已開始供貨。首批UltraScale器件將于2013年第四季度開始發(fā)貨。