多核DSP系統(tǒng)高速傳輸核心的IP設(shè)計

摘要：針對現(xiàn)代高性能嵌入式系統(tǒng)對高速數(shù)據(jù)傳輸?shù)膽?yīng)用需求，RapidIO高速串行總線作為新一代嵌入式系統(tǒng)互聯(lián)總線，具有高速度、低延時、高可靠性等特性，能夠很好地適應(yīng)嵌入式多核DSP系統(tǒng)高速數(shù)據(jù)傳輸?shù)囊?。本文介紹了互聯(lián)總線的發(fā)展過程，分析了高速串行RapidIO協(xié)議特點，針對多核DSP領(lǐng)域嵌入式系統(tǒng)的要求，給出了基于串行RapidIO總線互聯(lián)的核心IP設(shè)計。
關(guān)鍵詞：RapidIO；嵌入式系統(tǒng)；多核DSP；互聯(lián)

引言
對于IO互聯(lián)體系架構(gòu)的復(fù)雜要求是系統(tǒng)工程化應(yīng)用需要直接面對的挑戰(zhàn)。DSP互聯(lián)技術(shù)的研究已經(jīng)成為新興的熱點問題。
DSP之間互聯(lián)的方式有很多種，高帶寬的片間、板間互聯(lián)技術(shù)成為需要重點突破的關(guān)鍵技術(shù)。

1 高速互聯(lián)點對點交換技術(shù)
無論是單分段共享總線互聯(lián)系統(tǒng)，還是級聯(lián)的多分段共享總線互聯(lián)系統(tǒng)，在這類基于共享的總線體系結(jié)構(gòu)中，所有通信無不是在爭用總線帶寬，由此造成外設(shè)越多可用帶寬就越少，從而帶來嚴重的傳輸瓶頸。不僅如此，在基于共享的并行總線上，大量的引腳數(shù)目也帶來一定的電氣特性和機械特性等問題，使得信號頻率以及信號可傳輸距離都受到很大程度的制約。
因此，需要一種可升級的新型高性能系統(tǒng)體系結(jié)構(gòu)，于是出現(xiàn)了點對點交換式總線，典型的新型總線有PCI-Express、InfiniBand、Hyp erTransport、RapidIO等。
總線互聯(lián)技術(shù)的發(fā)展過程如圖1所示。其中，Infiniband的目標(biāo)應(yīng)用是系統(tǒng)域(SAN)互聯(lián)，系統(tǒng)域網(wǎng)絡(luò)用于構(gòu)建集群系統(tǒng)以得到更大的系統(tǒng)。RapidIO互聯(lián)架構(gòu)是一個開放的標(biāo)準(zhǔn)，可以滿足嵌入式基礎(chǔ)設(shè)施在應(yīng)用方面的廣泛需求。HyperTransport和PCI-Express雖然具有某些與RapidIO相同的特征，但把它們視為PCI總線的點到點版本更為恰當(dāng)。

在這幾種新型總線技術(shù)中，RapidIO主要面向高性能嵌入式系統(tǒng)互聯(lián)通信，是一個開放的點對點分組交換標(biāo)準(zhǔn)，可連接多處理器、存儲器、網(wǎng)絡(luò)設(shè)備中的存儲器映射I／O器件、存儲子系統(tǒng)等。這一互聯(lián)技術(shù)可以實現(xiàn)1～60Gbps的性能水平，可以在8對LVDS差分線上實現(xiàn)全雙工的10 Gbps數(shù)據(jù)傳輸。RapidIO以其高帶寬、低延時及具備硬件保證達99．999％的高可靠性(即系統(tǒng)處于出錯狀態(tài)的時間僅為0．001％)為多核DSP系統(tǒng)的互聯(lián)提供了良好的解決方案。

2 基于RapidIO多核DSP系統(tǒng)高速互聯(lián)的設(shè)計
2．1 RapidIO IP核的設(shè)計
RapidIO IP核可以分為6大部分：邏輯及傳輸層協(xié)議實現(xiàn)。包括負責(zé)事務(wù)組包、拆包等功能的邏輯及傳輸層模塊；物理層協(xié)議實現(xiàn)，包括包的控制符號傳送、流量控制、錯誤管理等功能的物理層模塊；負責(zé)對寄存器進行讀寫操作的寄存器管理模塊；集中實現(xiàn)各層寄存器的寄存器組模塊；時鐘及復(fù)位模塊；用戶定義模塊。其結(jié)構(gòu)如圖2所示。

2．2 多核DSP互聯(lián)接口總體方案
越來越多的高速信號處理系統(tǒng)采用多DSP核進行數(shù)據(jù)運算，用可擴展的RapidIO構(gòu)建互聯(lián)結(jié)構(gòu)是非常有效的一種方式。例如一個可擴展的4核DSP系統(tǒng)，網(wǎng)絡(luò)采用4×4的mesh拓撲結(jié)構(gòu)，在4塊芯片上實現(xiàn)，芯片內(nèi)部互聯(lián)采用并行總線，芯片之間互連采用基于RapidIO物理層協(xié)議的高速串行總線，結(jié)構(gòu)如圖3所示。

這樣的設(shè)計并非把RapidIO應(yīng)用集中，把單個芯片作為RapidIO拓撲結(jié)構(gòu)的一個節(jié)點，而是把整個片上網(wǎng)絡(luò)作為RapidIO拓撲結(jié)構(gòu)的一個節(jié)點。網(wǎng)絡(luò)內(nèi)部的協(xié)議完全自定義，不僅能利用RapidIO接口對基于片上網(wǎng)絡(luò)架構(gòu)的多核DSP系統(tǒng)作片外擴展，又能使片上網(wǎng)絡(luò)的拓撲結(jié)構(gòu)不依賴于RapidIO獨立設(shè)計。因為在RapidIO的拓撲結(jié)構(gòu)中，數(shù)據(jù)交換的單元是交換開關(guān)，而本設(shè)計中數(shù)據(jù)交換由獨立于RapidIO協(xié)議的路由器來完成。如果需要兼容其他的總線協(xié)議，只需要更改網(wǎng)絡(luò)接口的設(shè)計，極大地簡化了工作。
2．3 4核DSP網(wǎng)絡(luò)接口的結(jié)構(gòu)
為了實現(xiàn)多核DSP之間的數(shù)據(jù)通信，互聯(lián)接口必須能夠解析來自片上網(wǎng)絡(luò)的數(shù)據(jù)包并轉(zhuǎn)換成RapidIO IP核所需要的數(shù)據(jù)格式，或者接收來自RapidIO IP核的數(shù)據(jù)，并按照網(wǎng)絡(luò)協(xié)議組裝成數(shù)據(jù)包在網(wǎng)絡(luò)上發(fā)送，實現(xiàn)片上網(wǎng)絡(luò)同片外DSP核的通信?；ヂ?lián)接口要支持不同時鐘域的數(shù)據(jù)傳輸，滿足片上網(wǎng)絡(luò)全局異步、局部同步的時鐘要求，還需要能夠檢測來自網(wǎng)絡(luò)數(shù)據(jù)包的錯誤，保證可靠傳輸，并使用基于信用量的流控機制，防止緩沖器溢出造成數(shù)據(jù)丟失。網(wǎng)絡(luò)接口使用多個虛通道技術(shù)緩解網(wǎng)絡(luò)死鎖，提高網(wǎng)絡(luò)的吞吐率。根據(jù)這些要求設(shè)計的多核DSP互聯(lián)接口結(jié)構(gòu)如圖4所示。

4個DSP通過串行RapidIO互相連接起來，在幾個DSP內(nèi)部利用串行RapidIO協(xié)議，數(shù)據(jù)在幾個DSP之間高速運轉(zhuǎn)。另外，還可以通過一個外部的控制處理器來實現(xiàn)控制這幾個DSP的一些功能，可根據(jù)需要給每個DSP分配不同的算法模塊，對多個DSP進行負載均衡，從而實現(xiàn)更高的運算效率。

3 RapidIO專用電路中核心IP模塊設(shè)計
RapidIO協(xié)議可以用大規(guī)模集成電路來實現(xiàn)，通過協(xié)議本身的控制作用完成對數(shù)據(jù)通路的控制作用。因此RapidIO專用集成電路就是基于這個協(xié)議的框架結(jié)構(gòu)，從根本上解決嵌入式系統(tǒng)互連的通信問題，從而提高系統(tǒng)的整體性能。
3．1 發(fā)送和接收IP模塊設(shè)計
發(fā)送和接收模塊主要圍繞采用的雙端口存儲器進行復(fù)雜的控制邏輯設(shè)計。根據(jù)協(xié)議的要求，可在RapidIO專用電路的雙口SRAM中規(guī)定一個口寫數(shù)據(jù)，一個口讀數(shù)據(jù)，從而降低控制邏輯設(shè)計的復(fù)雜性。在本設(shè)計中規(guī)定A口是只寫的，而B口是只讀的，它們的數(shù)據(jù)寬度為32位，深度為1024。