DSP設(shè)計(jì)流程

　　傳統(tǒng)自上而下的設(shè)計(jì)流程

　　傳統(tǒng)上，DSP設(shè)計(jì)被分為兩種類型的工作：系統(tǒng)/算法的開發(fā)和軟/硬件的實(shí)現(xiàn)。這兩類工作是由完全不同的兩組工程師完成，通常這兩個(gè)組在各自的接口之間被相對分開。算法開發(fā)者在不考慮系統(tǒng)的結(jié)構(gòu)或軟/硬件實(shí)現(xiàn)細(xì)節(jié)的情況下使用數(shù)學(xué)分析工具來創(chuàng)建、分析和提煉所需要的DSP算法；系統(tǒng)設(shè)計(jì)者則主要考慮功能的定義和結(jié)構(gòu)的設(shè)計(jì)，并保持與產(chǎn)品說明及接口標(biāo)準(zhǔn)相一致。軟/硬件設(shè)計(jì)組采用系統(tǒng)工程師和算法開發(fā)人員所建立的規(guī)范進(jìn)而完成DSP設(shè)計(jì)的物理實(shí)現(xiàn)。

　　一般來講，細(xì)則規(guī)范可劃分成很多小的模塊，每個(gè)小模塊分配給各個(gè)成員，他們必須首先理解屬于自己的模塊的功能。

　　如果DSP算法的目標(biāo)是FPGA、結(jié)構(gòu)化ASIC或SoC,那么首要任務(wù)就是用Verilog或VHDL等硬件描述語言來建立一個(gè)RTL模型。這就需要實(shí)現(xiàn)工程師了解通信理論和信號處理以便明白系統(tǒng)工程師提出的細(xì)則規(guī)范。建立一個(gè)RTL模型和仿真測試平臺(tái)常常需要花費(fèi)一至兩個(gè)月的時(shí)間，這主要是因?yàn)樾枰斯を?yàn)證RTL文件和MATLAB模型的準(zhǔn)確匹配。RTL模型仿真環(huán)境一經(jīng)建立，實(shí)現(xiàn)工程師就要同系統(tǒng)工程師和算法開發(fā)人員進(jìn)行交流，共同分析DSP系統(tǒng)硬件實(shí)現(xiàn)的性能、范圍和功能。

　　由于系統(tǒng)工程師在算法開發(fā)階段無法看到物理層設(shè)計(jì)，因此通常會(huì)需要修改原來的算法和系統(tǒng)結(jié)構(gòu)、更新文字性規(guī)范、修改RTL模型和測試平臺(tái)以及重新仿真，這些過程往往需要連續(xù)進(jìn)行多次，直到DSP系統(tǒng)的性能要求能夠由硬件實(shí)現(xiàn)為止。接著，實(shí)現(xiàn)工程師使用邏輯綜合執(zhí)行一種標(biāo)準(zhǔn)的FPGA/ASIC自上而下的設(shè)計(jì)流程，從而將RTL模型映射到門級網(wǎng)表，并且使用物理設(shè)計(jì)工具在給定的FPGA/ASIC器件中設(shè)置布局網(wǎng)表。圖3給出了基本的片內(nèi)DSP算法的設(shè)計(jì)流程，主要由算法開發(fā)和硬件實(shí)現(xiàn)兩個(gè)相對分開的部分組成。

　　如上所述，只有花費(fèi)很長的時(shí)間人工建立基于文字規(guī)范的RTL模型，才能避免因兩個(gè)設(shè)計(jì)域（design domains）之間缺乏聯(lián)系而造成設(shè)計(jì)開發(fā)進(jìn)程的延遲，然而對這一設(shè)計(jì)工程更大的擔(dān)心是DSP算法的物理設(shè)計(jì)是基于硬件工程師對文字規(guī)范主觀的理解。

　　硬件工程師中缺乏DSP專家，因此常常會(huì)因?yàn)閷σ蠊δ艿那舛斐蔀?zāi)難性的后果。隨著DSP復(fù)雜度的增加，在人工建立RTL模型的過程中，產(chǎn)生錯(cuò)誤已司空見慣。由于相同的錯(cuò)誤被寫入仿真測試平臺(tái)中，因此仿真中即便出現(xiàn)多次錯(cuò)誤也無法被捕捉到，只有到了原型設(shè)計(jì)階段，硬件設(shè)計(jì)錯(cuò)誤才會(huì)被發(fā)現(xiàn)。

　　改進(jìn)方法

　　FPGA/ASIC設(shè)計(jì)人員采用真正意義上的自上而下的設(shè)計(jì)方法，最重要的好處之一就是設(shè)計(jì)數(shù)據(jù)管理的改善。但是當(dāng)ASIC和FPGA采用和現(xiàn)有DSP設(shè)計(jì)相同的自下而上的設(shè)計(jì)方法時(shí)，由于缺乏單一且有效的設(shè)計(jì)數(shù)據(jù)源，將會(huì)引入許多錯(cuò)誤。因此，在當(dāng)今的DSP設(shè)計(jì)中，各個(gè)獨(dú)立的設(shè)計(jì)部門有義務(wù)使MATLAB模型和人工創(chuàng)建的RTL模型及測試平臺(tái)保持同步?？墒侨缜八?，這兩個(gè)團(tuán)隊(duì)很少交流，而且通常在地理位置上也相距很遠(yuǎn)。所以管理這些數(shù)據(jù)變得非常困難。

　　CoWare在其SPW工具包里提供了一種模塊同步問題的解決方案：將輔助模擬設(shè)計(jì)方法的概念引入硬件設(shè)計(jì)系統(tǒng)中，從而達(dá)到從細(xì)則規(guī)范到實(shí)現(xiàn)的轉(zhuǎn)變。在這種方法中，CoWare 建議DSP設(shè)計(jì)組使用他們具有DSP硬件模型庫的硬件設(shè)計(jì)系統(tǒng)創(chuàng)建一個(gè)可以執(zhí)行的規(guī)范，從而取代對DSP規(guī)范和算法進(jìn)行詮釋的編程語言。

　　這種方法在消除硬件工程師開發(fā)RTL模型時(shí)造成的曲解方面很有優(yōu)勢，但是，它對確保設(shè)計(jì)數(shù)據(jù)同步方面還存在不足。由于每次修正模塊都需要人工修改可執(zhí)行規(guī)范，特別在現(xiàn)今復(fù)雜度不斷增加和產(chǎn)品上市時(shí)間越來越短的雙重壓力下，發(fā)生錯(cuò)誤的可能性將會(huì)大幅增加。

　　真正自上而下的DSP設(shè)計(jì)方法

　　Accelchip公司的DSP合成工具使用VHDL或Verilog硬件描述語言能夠直接讀出MATLAB模型并自動(dòng)輸出可以合成的RTL模型和仿真測試平臺(tái)。通過連接DSP的兩個(gè)設(shè)計(jì)域，給DSP設(shè)計(jì)小組在設(shè)計(jì)的人力和時(shí)間、曲解的消除、高成本的重復(fù)工作、硬件實(shí)現(xiàn)的自動(dòng)驗(yàn)證，以及系統(tǒng)設(shè)計(jì)人員和算法開發(fā)人員在開發(fā)的初期階段進(jìn)行結(jié)構(gòu)探索時(shí)所需要的能力等方面帶來了很大的簡化。

　　Accelchip使硬件設(shè)計(jì)人員不需要人工創(chuàng)建RTL模型和仿真測試平臺(tái)，從而縮短了開發(fā)周期，減少了硬件實(shí)現(xiàn)所需要設(shè)計(jì)人員的數(shù)量。而且自動(dòng)建立的RTL模型是目標(biāo)FPGA器件的“結(jié)構(gòu)化意識”,而不是簡單的、繼承下來的RTL模型。建立RTL模型后，其高級綜合工具將創(chuàng)建一個(gè)邏輯綜合的最佳實(shí)現(xiàn)，以確保所產(chǎn)生的門級網(wǎng)表具有FPGA器件的優(yōu)點(diǎn)。

　　例如，DSP算法在不同供應(yīng)商提供的FPGA器件列中實(shí)現(xiàn)，其性能和范圍有很大的差異，這是因?yàn)閷τ诓煌O(shè)備來講，結(jié)構(gòu)、邏輯資源、布局資源以及布局方法都是不同的。通過“結(jié)構(gòu)化意識”,Accelchip為DSP設(shè)計(jì)小組的目標(biāo)FPGA器件提供了很好的物理實(shí)現(xiàn)。同時(shí)通過提供容易使用的、自動(dòng)的從MATLAB到硬件實(shí)現(xiàn)的直接路徑，使得DSP系統(tǒng)設(shè)計(jì)人員和算法開發(fā)人員能夠在設(shè)計(jì)開發(fā)初期定義他們的算法。進(jìn)而算法開發(fā)人員能夠很快地將MATLAB設(shè)計(jì)轉(zhuǎn)換成綜合了性能、范圍、成本和功率優(yōu)點(diǎn)的目標(biāo)FPGA的門級網(wǎng)表。有了來自算法物理實(shí)現(xiàn)的初期或開發(fā)周期中的反饋，就意味著設(shè)計(jì)流程后期所做的重復(fù)更少，再一次節(jié)省了寶貴的時(shí)間和人力。

　　結(jié)語

　　DSP技術(shù)的重要性日益增加，對其算法的性能要求遠(yuǎn)遠(yuǎn)超過了通用性DSP處理器的能力，從而促使DSP實(shí)現(xiàn)小組去尋找硬件的解決方法。FPGA給DSP實(shí)現(xiàn)提供了理想的平臺(tái)，Accelchip提供的真正的自上而下的設(shè)計(jì)方案無縫地融入了DSP的設(shè)計(jì)環(huán)境，從而確保了在轉(zhuǎn)向真正的自上而下的DSP設(shè)計(jì)方法時(shí)管理風(fēng)險(xiǎn)的最小化。