狀態(tài)機(jī)“毛刺”的產(chǎn)生及消除方法程序
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隨著EDA技術(shù)的高速發(fā)展, 以大規(guī)模和超大規(guī)模器件FPGA/CPLD為載體、以VHDL(硬件描述語(yǔ)言)為工具的電子系統(tǒng)設(shè)計(jì)越來(lái)越廣泛。有限狀態(tài)機(jī)(簡(jiǎn)稱(chēng)狀態(tài)機(jī))作為數(shù)字系統(tǒng)控制單元的重要設(shè)計(jì)方案之一，無(wú)論與基于VHDL語(yǔ)言的其他設(shè)計(jì)方案相比，還是與可完成相似功能的CPU設(shè)計(jì)方案相比，在運(yùn)行速度的高效、執(zhí)行時(shí)間的確定性和高可靠性方面都顯現(xiàn)出強(qiáng)大的優(yōu)勢(shì)。因此狀態(tài)機(jī)在數(shù)字電子系統(tǒng)設(shè)計(jì)中的地位日益凸顯。
本文引用地址：http://www.ex-cimer.com/article/148814.htm狀態(tài)機(jī)通常包含主控時(shí)序進(jìn)程、主控組合進(jìn)程和輔助進(jìn)程三個(gè)部分。其中，主控組合進(jìn)程的任務(wù)是根據(jù)外部輸入的控制信號(hào)和當(dāng)前狀態(tài)的狀態(tài)值確定下一狀態(tài)的取向，并確定對(duì)外輸出內(nèi)容和對(duì)內(nèi)部其他組合或時(shí)序進(jìn)程輸出控制信號(hào)的內(nèi)容。一方面，由于有組合邏輯進(jìn)程的存在，狀態(tài)機(jī)輸出信號(hào)會(huì)出現(xiàn)毛刺——競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象;另一方面，如果狀態(tài)信號(hào)是多位值的，則在電路中對(duì)應(yīng)了多條信號(hào)線。由于存在傳輸延遲，各信號(hào)線上的值發(fā)生改變的時(shí)間則存在先后，從而使得狀態(tài)遷移時(shí)在初始狀態(tài)和目的狀態(tài)之間出現(xiàn)臨時(shí)狀態(tài)——毛刺。
例如，采用Moore型有限狀態(tài)機(jī)方案對(duì)ADC0809采樣過(guò)程實(shí)現(xiàn)控制，其主要程序如下：
begin
lock =lock1;
process(current_state,eoc)
begin
case current_state IS
when st0=>ale=‘0’;start=‘0’;oe=‘0’;lock1=‘0’;
next_state =st1;
when st1=>ale=‘1’;start=‘0’;oe=‘0’;lock1=‘0’;
next_state =st2;
when st2=>ale=‘0’;start=‘1’;oe=‘0’;lock1=‘0’;
next_state =st3;
when st3=>ale=‘0’;start=‘0’;oe=‘0’;lock1=‘0’;
if (eoc=‘1’) then next_state =st3;
else next_state =st4;
end if;
when st4=> ale =‘0’;start =‘0’;OE=‘0’;lock1=‘0’;
if (eoc =‘0’) then next_state =st4;
else next_state =st5;
end if;
when st5=> ale =‘0’; start =‘0’;oe=‘1’;lock1=‘0’;
next_state =st6;
when st6=> ale =‘0’; start =‘0’; oe =‘1’;lock1=‘1’;
next_state =st0;
when others=> ale =‘0’; start =‘0’;oe =‘0’;lock1=‘0’;
next_state =st0;
end case;
end process;
process (clk)
begin
if (clk’event and clk =‘1”) then
current_state =next_state;
end if;
end process;
process(lock1)
begin
評(píng)論