嵌入式系統(tǒng)在可配置系統(tǒng)中實現(xiàn)模擬I/O

隨著一種新產(chǎn)品——我們在Missing Link ELECTRONICS公司稱之為“智能產(chǎn)品”的面市，嵌入式系統(tǒng)的發(fā)展出現(xiàn)了新動向。這一名詞源自最近新出現(xiàn)的一個詞“智能電話”，用于描述具有智能電話特性的嵌入式系統(tǒng)：豐富的交互式用戶接口，能夠通過各種傳感器來感知環(huán)境，以及很強的本地處理能力等。

在智能產(chǎn)品中，這些功能集成到機械或者電子機械系統(tǒng)控制中：我們可以稱之為目標(biāo)系統(tǒng)。其應(yīng)用實例包括家電、車輛以及機器人等。在智能電話出現(xiàn)之前，人們很早便開始了這類集成功能的研究。1

隨著網(wǎng)路向泛在鏈接的發(fā)展，智能產(chǎn)品這一概念更加豐富了。目前，很多市場都要求新產(chǎn)品至少具有一種網(wǎng)絡(luò)接口，用于接收命令，報告狀態(tài)。逐步的，新產(chǎn)品將加入“物聯(lián)網(wǎng)”：設(shè)備之間通過點對點網(wǎng)絡(luò)共享計算資源，進行控制，傳遞狀態(tài)信息，還可以在云中通過深度計算和存儲資源進行交互。目前對這類系統(tǒng)的設(shè)計和行為進行了深入研究。2

在本文中，我們的興趣不是分析這類智能產(chǎn)品，而是怎樣處理這類產(chǎn)品中大量的不匹配問題：不匹配的產(chǎn)品生命周期問題。一方面，問題在于，電子/機械目標(biāo)系統(tǒng)發(fā)展緩慢，在某些情況下，數(shù)十年不會發(fā)生變化。而另一方面，智能產(chǎn)品的智能鏈接功能卻在以網(wǎng)絡(luò)速度發(fā)生著變化;新的隱藏用戶接口、新傳感器，甚至是新的控制算法等。這種變化的不合拍對系統(tǒng)的智能部分和目標(biāo)部分之間的接口帶來了很大的壓力。

當(dāng)然，可以通過軟件來解決這一問題。可以在標(biāo)準(zhǔn)CPU內(nèi)核上運行代碼來實現(xiàn)智能產(chǎn)品的功能，而且還可以進行修改。但是，對物理接口接觸越深——智能系統(tǒng)和目標(biāo)系統(tǒng)之間，或者智能系統(tǒng)及其傳感器和網(wǎng)絡(luò)之間，那么，就會知道硬件的作用會越來越大。在這些接口附近，以及數(shù)字和模擬傳感器感應(yīng)器的實際鏈接中，通常需要硬件來加速對時間要求較高的互操作。

這一問題的數(shù)字部分已經(jīng)有FPGA應(yīng)用。這些器件的最早應(yīng)用是在數(shù)字接口中。目前，引腳數(shù)很多的大容量FPGA支持實現(xiàn)完整的智能系統(tǒng)。這樣，設(shè)計的所有數(shù)字部分，從接口到加速器和CPU內(nèi)核，可以在現(xiàn)場針對用戶接口和網(wǎng)絡(luò)環(huán)境的變化進行重新配置。

但是模擬電路呢?無法配置智能系統(tǒng)和目標(biāo)系統(tǒng)之間接口上的模擬信號通路，或者無法在智能系統(tǒng)本身增加傳感器等，這些都極大的限制了智能產(chǎn)品的靈活性，及其產(chǎn)品生命周期。例如，在熱傳感器中，一種新應(yīng)用怎樣使用模擬信號——而接口目前還不能提供這類信號?在現(xiàn)場修改，增加模數(shù)轉(zhuǎn)換器(ADC)和信號調(diào)理電路不太可行。

對此，人們不太注意的FPGA特性就顯得非常重要了。高級FPGA的可配置I/O引腳支持LVTTL——非常適用于我們的目的，以及LVDS I/O，可以高達(dá)數(shù)百兆(MHz)。這一事實非常明顯，因為LVDS輸入實際上是性能良好的高速電壓比較器的外在輸入。原理上，這一比較器可以用于構(gòu)建delta-sigma調(diào)制器(DSM)：即，過采樣ADC。

DSM是多種信號目前最好的數(shù)據(jù)轉(zhuǎn)換方法，而且精度比較高。當(dāng)然，其結(jié)構(gòu)也可以用于建立數(shù)模轉(zhuǎn)換器(DAC)。圖1上部顯示了一階DSM的基本組成。這一版本采用了積分電路——“智能部分”，對差值進行求和——輸入信號和反饋信號之間的“delta”部分。1比特ADC只是比較器，1比特DAC是脈沖寬度調(diào)制數(shù)字輸出。當(dāng)積分電路輸出高于參考電壓時，采樣電路接通DAC，逐步驅(qū)動積分電路后向輸出。采樣電路輸出的脈沖列是模擬輸入的數(shù)字表征。

這涉及到一些關(guān)鍵點。在實際中，DSM會使用遠(yuǎn)遠(yuǎn)高于Nyquist頻率的采樣率，而這是傳統(tǒng)閃存ADC采樣所使用的頻率;即，過采樣。而且，DSM在反饋網(wǎng)絡(luò)中采用了濾波器，進行噪聲整形。這些相結(jié)合，過采樣擴展了采樣噪聲功率譜，噪聲整形功能將噪聲移出了信號帶寬，如圖2所示。這些理念相結(jié)合，僅使用FPGA的可配置I/O引腳以及少量的外部無源器件就能夠構(gòu)建非常好的ADC和DAC。

但是，實現(xiàn)起來并不是那么簡單。圖3左側(cè)顯示了連接輸入的一個簡單方法。然而，有一些名為delta調(diào)制器的源，不是DSM，它們不進行噪聲整形。對比圖中右側(cè)的真DSM，F(xiàn)PGA的LVDS引腳高效的實現(xiàn)了1比特比較器，而采用了無源RC低通網(wǎng)絡(luò)實現(xiàn)了環(huán)回濾波器。結(jié)果是具有噪聲整形功能的真DSM。

很顯然，在模擬設(shè)計中，不能忽略FPGA LVDS引腳的模擬行為。相應(yīng)的，有限振幅判決時間、亞穩(wěn)態(tài)以及其他因素等都極大的影響了轉(zhuǎn)換的信噪比(SNR)。

整個ADC/DAC電路的SPICE級仿真，包括FPGA LVDS引腳的SPICE詳細(xì)表征，實際是找到圖4中最佳點的最好方法，即，對于某一采樣頻率和輸入電壓，配置DSM的最優(yōu)參數(shù)。如果沒有合適的參數(shù)，DSM會不穩(wěn)定，出現(xiàn)所謂的限制周期，劣化轉(zhuǎn)換的質(zhì)量。圖5中的兩條傅里葉曲線顯示了同一DSM電路未優(yōu)化和優(yōu)化后組件之間的無雜散動態(tài)范圍(SFDR)的區(qū)別。

從這一優(yōu)化電路的曲線上您可以看出，我們在這里并沒有討論低速、低分辨率的轉(zhuǎn)換器。這一方法可以用于為系統(tǒng)監(jiān)控等應(yīng)用中的不關(guān)鍵慢變信號提供低成本轉(zhuǎn)換器。而這些DSM也適用于任務(wù)關(guān)鍵信號的信號通路。Missing Link Electronics公司開發(fā)人員社區(qū)：www.missinglinkelectronics.com/devzone/的技術(shù)摘要上提供這些“軟ADC”和“軟DAC”質(zhì)量的詳細(xì)信息。

但是，恰當(dāng)?shù)膬?yōu)化輸入網(wǎng)絡(luò)以提高這些基于LVDS的DSM的性能，并不是簡單的事情。這需要很好的模擬設(shè)計技能，正確的使用FPGA引腳的電信號特性信息。換言之，這通常是專業(yè)知識產(chǎn)權(quán)(IP)供應(yīng)商的工作。

為了能夠采用這一ADC/DAC方法實現(xiàn)可配置系統(tǒng)，我們推薦圖6中的可配置模擬I/O體系結(jié)構(gòu)。它在可配置ADC/DAC中結(jié)合了ADC單元和DAC單元，在轉(zhuǎn)換器和先進的數(shù)字信號處理(DSP)之間設(shè)置了轉(zhuǎn)換濾波器。在我們的試驗中，我們發(fā)現(xiàn)，在大多數(shù)情況下，與其他需要大量資源的濾波器相比，輕量級抽取濾波器能夠產(chǎn)生優(yōu)異的SNR結(jié)果。

這意味著，智能系統(tǒng)中的模擬I/O數(shù)量主要受限于目的系統(tǒng)所使用的FPGA引腳的數(shù)量。設(shè)計將其他寶貴的FPGA資源——邏輯單元和片內(nèi)存儲器，大部分留給了開發(fā)您的專用數(shù)字硬件。

使用基于FPGA I/O引腳的DSM，嵌入式系統(tǒng)的所有關(guān)鍵部分都是“軟實現(xiàn)”——軟件或者軟核CPU的FPGA配置代碼;加速器、信號處理流水線或者外設(shè)的軟核IP;軟核ADC和DAC等。因此，智能產(chǎn)品設(shè)計人員能夠更好的控制嵌入式系統(tǒng)的材料成本，少采用微控制器，找到并更新兼容的FPGA器件。