采用NioslI的SOPC系統(tǒng)的LCD顯示驅動IP核方案設計

　　任務邏輯是整個驅動的核心部分。要實現(xiàn)對LCD的顯示控制，就要按照CBG128064驅動控制器的規(guī)范及時序要求進行設計。在時序邏輯電路中，數(shù)據(jù)信號和控制信號的配合比較復雜，但又十分重要，使用有限狀態(tài)機可以較為容易地設計出復雜的數(shù)字電路系統(tǒng)。

　　本文采用有限狀態(tài)機實現(xiàn)顯示驅動的核心邏輯。根據(jù)驅動控制器的讀寫命令及讀寫時序要求，本文設計了3個狀態(tài)機，分別為讀寫控制狀態(tài)機、讀寫狀態(tài)機和讀寫時序狀態(tài)機。

　　如圖2所示，讀寫控制狀態(tài)機用于當發(fā)生讀寫請求時進行忙狀態(tài)檢測及讀寫操作控制，并在每個狀態(tài)給出時序狀態(tài)機讀寫信號。

　　如圖3所示，讀寫狀態(tài)機給出讀或者寫信號，并在讀寫控制狀態(tài)機的控制下，完成寫命令、寫數(shù)據(jù)和讀數(shù)據(jù)之間的狀態(tài)轉移。在每一個狀態(tài)下給出LCD顯示數(shù)據(jù)及控制信號，如片選、所寫數(shù)據(jù)/指令等。

　　如圖4所示，讀寫時序狀態(tài)機用于控制讀或者寫外設的時刻，當讀寫完成時給出讀寫完成信號。其中，讀寫信號由圖2中的讀寫操作給出。根據(jù)CBGl28064讀寫時序要求，當R/W為高電平時，讀取顯示RAM中的數(shù)據(jù);當R/W為低電平且在E的下降沿時，向顯示RAM中寫入數(shù)據(jù)。讀寫時序狀態(tài)機的讀寫信號由讀寫控制狀態(tài)機給定，其中，E為模塊使能信號。

　3.2 寄存器組

　　寄存器組由一系列寄存器組成，為軟件提供了訪問硬件的通道。寄存器組中的寄存器是根據(jù)任務邏輯中需要實現(xiàn)的特定邏輯功能來設定的，任務邏輯中的數(shù)據(jù)通過這些寄存器傳輸。本設計中，寄存器組設定了8位頁地址寄存器、8位列地址寄存器，以及32位數(shù)據(jù)寄存器等。

　　3.3 Ayalon總線接口

　　顯示驅動的Avalon總線接口需要一個簡單的Slave端口。該端口使用較少的Avalon信號來處理簡單的寄存器讀/寫傳輸。該模塊是與Avalon總線接口的一個頂層模塊，主要功能是對任務邏輯模塊和寄存器模塊進行例化和封裝，使其信號類型符合Avalon總線信號規(guī)范和外接模塊的信號規(guī)范。頂層接口定義如下：

　　3.4 顯示驅動封裝及軟件設計

　　直接在SOPC Builder中添加設計好的顯示驅動IP Core和Verilog HDL語言描述的文件，并根據(jù)Avalon總線傳輸規(guī)范設置好相關的信號線及傳輸參數(shù)。由于是在NiosII IDE環(huán)境下直接編寫用戶程序，可以不用編寫驅動程序。完成后，將顯示驅動IP Core添加至SOPC工程，并編譯、下載到FPGA器件中。

　　在NiosII IDE環(huán)境下，使用自己添加的模塊編寫程序，可直接調用甬數(shù)IOWR(BASE，OFFSET，DATA)和IORD(BASE，OFFSET)對內部寄存器進行讀寫。本文使用結構體定義了一個指向模塊的結構體指針，對寄存器進行讀寫操作。

　　CBGl28064本身不帶字庫，可以通過2種方式添加字庫：一種是把所需字庫做到硬件ROM中，增加了硬件資源成本，且缺乏靈活性;另一種是在軟件中定義字庫，通過寫數(shù)據(jù)寄存器進行顯示。本設計采用第2種方式，在軟件中定義字庫，并編寫了簡單的顯示測試程序，在液晶屏上顯示“ZHONG GUO”字樣。測試結果表明，該設計是正確可行的。此外，利用字模軟件生成的圖形數(shù)據(jù)，也可進行圖形顯示。

　　結語

　　本文采用有限狀態(tài)機設計了CBGl28064液晶模塊驅動硬件邏輯，并將顯示驅動IP核進行封裝構成了一個模塊化的獨立元件，使其能夠在其他的工程中復用;在此基礎上，基于NiosII嵌入式處理器構建了一個用戶定制的片上系統(tǒng)。經(jīng)過在Cyclone系列FPGA上測試，該驅動能夠在C-BGl28064液晶模塊上顯示字符、圖形。整個系統(tǒng)體現(xiàn)了SOPC嵌入式系統(tǒng)的靈活性和擴展性。