采用Xilinx 和FPGA的DDR2 SDRAM存儲(chǔ)器接口控制器的設(shè)計(jì)

　　Virtex-4 和 Virtex-5 FPGA 存儲(chǔ)器接口參考設(shè)計(jì)支持兩種讀數(shù)據(jù)采集技術(shù)。Virtex-4FPGA 支持的直接時(shí)鐘技術(shù)延遲了讀數(shù)據(jù)，因而使用 IOB 的輸入 DDR 觸發(fā)器中的系統(tǒng)時(shí)鐘可直接寄存讀數(shù)據(jù)。為將 FPGA 時(shí)鐘對(duì)齊到最佳狀態(tài)，對(duì)每個(gè)讀數(shù)據(jù)位都會(huì)單獨(dú)進(jìn)行校驗(yàn)。這種技術(shù)為高達(dá) 240 MHz 的時(shí)鐘速率提供了足夠的性能。

　　第二種技術(shù)稱為基于 DQS 的技術(shù)。此技術(shù)用于更高的時(shí)鐘速率，Virtex-4 和 Virtex-5FPGA 二者都支持此技術(shù)。它使用存儲(chǔ)器 DQS 來采集相應(yīng)的讀數(shù)據(jù)，數(shù)據(jù)被此 DQS的延遲信號(hào)(通過一個(gè)局部 I/O 時(shí)鐘緩沖器 (BUFIO) 分配)寄存。此數(shù)據(jù)然后在觸發(fā)器的第二級(jí)與系統(tǒng)的時(shí)鐘域同步。IOB 中的輸入串行器/ 解串器功能用于讀數(shù)據(jù)采集;第一對(duì)觸發(fā)器把數(shù)據(jù)從延遲的 DQS 域中傳輸?shù)较到y(tǒng)的時(shí)鐘域(圖8)。

　　兩種技術(shù)都涉及到 tap 延遲 (IDELAY) 單元的應(yīng)用, 在由校驗(yàn)邏輯實(shí)現(xiàn)的校驗(yàn)程序中，這些延遲單元會(huì)有所變化。在系統(tǒng)初始化期間，會(huì)執(zhí)行此校準(zhǔn)程序以設(shè)置 DQS、數(shù)據(jù)和系統(tǒng)時(shí)鐘之間的最佳相位。這樣做的目的是使時(shí)序余量最大化。校準(zhǔn)會(huì)消除任何由過程相關(guān)的延遲所導(dǎo)致的不確定性，從而補(bǔ)償對(duì)于任何一塊電路板都不變的那些通路延遲成分。這些成分包括 PCB 跡線延遲、封裝延遲和過程相關(guān)的傳播延遲成分(存儲(chǔ)器和 FPGA 中都有)，以及 FPGA I/O 模塊中采集觸發(fā)器的建立/ 保持時(shí)間。有的延遲是由系統(tǒng)初始化階段的過程、電壓和溫度所決定的，校準(zhǔn)即負(fù)責(zé)解決這些延遲的變動(dòng)。

　　在校準(zhǔn)過程中會(huì)增加 DQS 和數(shù)據(jù)的延遲 tap 以執(zhí)行邊沿檢測(cè)，檢測(cè)方式是通過連續(xù)從存儲(chǔ)器中讀回?cái)?shù)據(jù)并對(duì)預(yù)編寫培訓(xùn)模式或存儲(chǔ)器 DQS 本身進(jìn)行采樣，直到確定數(shù)據(jù)選通脈沖 (DQS) 的前沿或前后兩沿。之后數(shù)據(jù)或 DQS 的 tap 數(shù)被設(shè)定，以提供最大的時(shí)序余量。對(duì)“基于 DQS”的采集而言，DQS 和數(shù)據(jù)可以有不同的 tap 延遲值，因?yàn)橥綄?shí)質(zhì)上分為兩個(gè)階段：一個(gè)先在 DQS 域中采集數(shù)據(jù)，另一個(gè)把此數(shù)據(jù)傳輸?shù)较到y(tǒng)時(shí)鐘域。

　　在更高的時(shí)鐘頻率下，“基于 DQS ”的采集方法就變得十分必要，其二階段方法能提供更好的采集時(shí)序余量，因?yàn)?DDR 時(shí)序的不確定性主要限于 IOB 中觸發(fā)器的第一級(jí)。此外，因?yàn)槭褂?DQS 來寄存數(shù)據(jù)，與時(shí)鐘-數(shù)據(jù) (Tac) 變化相比較， DQS -數(shù)據(jù)變化的時(shí)序不確定性要小一些。例如，對(duì)于 DDR2 而言，這些不確定性就是由器件的tDQSQ 和 tQHS 參數(shù)給出的。

　　正如 Spartan-3 系列 FPGA 中所實(shí)現(xiàn)的那樣，Virtex-4 和 Virtex-5 FPGA 的寫時(shí)序由DCM 所支持，此 DCM 生成系統(tǒng)時(shí)鐘的兩相輸出。存儲(chǔ)器的 DQS 由一個(gè)輸出 DDR 寄存器來輸出，這個(gè) DDR 寄存器由系統(tǒng)時(shí)鐘的同相時(shí)鐘驅(qū)動(dòng)。寫數(shù)據(jù)則由超前系統(tǒng)時(shí)鐘90° 的一個(gè) DCM 時(shí)鐘輸出進(jìn)行時(shí)鐘控制。這種技術(shù)確保了在 FPGA 的輸出部分，DQS 與寫操作的數(shù)據(jù)中心對(duì)齊。

　　此設(shè)計(jì)的其他方面包括整體控制器狀態(tài)機(jī)的邏輯生成和用戶接口。為了使設(shè)計(jì)人員更容易完成整個(gè)設(shè)計(jì)，Xilinx 開發(fā)了存儲(chǔ)器接口生成器 (MIG) 工具。

　　控制器設(shè)計(jì)和集成

　　創(chuàng)建存儲(chǔ)器控制器是一項(xiàng)極其復(fù)雜、精細(xì)的任務(wù)，F(xiàn)PGA 設(shè)計(jì)人員要解決面臨的一道道難題，就需要 FPGA 隨附的工具提供更新水平的集成支持。

　　為設(shè)計(jì)的完整性起見，對(duì)包括存儲(chǔ)器控制器狀態(tài)機(jī)在內(nèi)的所有構(gòu)建模塊加以集成，十分必要?？刂破鳡顟B(tài)機(jī)因存儲(chǔ)器架構(gòu)和系統(tǒng)參數(shù)的不同而異。狀態(tài)機(jī)編碼也可以很復(fù)雜，它是多個(gè)變量的函數(shù)，例如：

　　架構(gòu)(DDR、DDR2、QDR II、RLDRAM 等)

　　組 (bank) 數(shù)(存儲(chǔ)器器件之外或之內(nèi))

　　數(shù)據(jù)總線寬度

　　存儲(chǔ)器器件的寬度和深度

　　組和行存取算法

　　最后，數(shù)據(jù)與 DQS 比 (DQ/DQS) 這類參數(shù)會(huì)進(jìn)一步增加設(shè)計(jì)的復(fù)雜性?？刂破鳡顟B(tài)機(jī)必須按正確順序發(fā)出命令，同時(shí)還要考慮存儲(chǔ)器器件的時(shí)序要求。

　　使用 MIG 軟件工具可生成完整的設(shè)計(jì)。該工具作為 CORE Generator 參考設(shè)計(jì)和知識(shí)產(chǎn)權(quán)套件的一部分，可從 Xilinx 免費(fèi)獲取。MIG 設(shè)計(jì)流程(圖9)與傳統(tǒng) FPGA 的設(shè)計(jì)流程非常相似。MIG 工具的優(yōu)點(diǎn)是不必再為物理層接口或存儲(chǔ)器控制器從頭生成RTL 代碼。

　　MIG 圖形用戶界面 (GUI) 可用于設(shè)置系統(tǒng)和存儲(chǔ)器參數(shù)(圖10)。例如，選定 FPGA器件、封裝方式和速度級(jí)別之后，設(shè)計(jì)人員可選擇存儲(chǔ)器架構(gòu)，并挑選實(shí)際存儲(chǔ)器器件或 DIMM。同是這一個(gè) GUI，還可用于選擇總線寬度和時(shí)鐘頻率。同時(shí)，對(duì)于某些FPGA 器件，它還提供擁有多于一個(gè)控制器的選項(xiàng)，以適應(yīng)多個(gè)存儲(chǔ)器總線接口的要求。另外一些選項(xiàng)可提供對(duì)時(shí)鐘控制方法、CAS 延遲、突發(fā)長度和引腳分配的控制。

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