基于FPGA和EPP技術(shù)的CMOS圖像傳感器高速數(shù)據(jù)采集系統(tǒng)
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USB、串口、并口是PC機(jī)和外設(shè)進(jìn)行通訊的常用接口，但對于數(shù)據(jù)量大的圖像來說，若利用串行RS-232協(xié)議進(jìn)行數(shù)據(jù)采集，速度不能達(dá)到圖像數(shù)據(jù)采集所需的要求；而用USB進(jìn)行數(shù)據(jù)采集，雖能滿足所需速度，但要求外設(shè)必須支持USB協(xié)議，而USB協(xié)議與常用工程軟件的接口還不普及，給使用帶來困難。有些用戶為了利用標(biāo)準(zhǔn)并行口(SPP)進(jìn)行數(shù)據(jù)采集，但SPP協(xié)議的150kb/s傳輸率對于圖像數(shù)據(jù)采集，同樣顯得太低。因此,為了采集數(shù)據(jù)量大的圖像數(shù)據(jù),本文采用了具有較高傳輸速率的增強(qiáng)型并行口協(xié)議(EPP)和FPGA，實(shí)現(xiàn)對OV7620CMOS圖像傳感器進(jìn)行高速數(shù)據(jù)采集，它最高速率可以達(dá)到2Mb/s。
硬件電路方案
圖1為基于FPGA和EPP技術(shù)對OV7620CMOS圖像傳感器的高速數(shù)據(jù)采集系統(tǒng)原理框圖，它主要由三部分組成：OV7620的參數(shù)配置電路、圖像采樣電路以及PC讀取數(shù)據(jù)電路。
OV7620的參數(shù)配置電路
系統(tǒng)在上電后需要對CMOS采像芯片進(jìn)行初始化，以確定采集圖像的開窗位置、窗口大小和彩色或黑白工作模式等。這些參數(shù)的配置是通過OV7620芯片上提供的SCCB接口進(jìn)行的。
SCCB接口是采用一種簡單、雙向二線制的同步串行總線I2C總線，接口引線有SCL和SDA。由于89C2051沒有標(biāo)準(zhǔn)的I2C總線接口，可以用軟件程序來模擬I2C總線，OV7620開窗位置和開窗大小、黑白和彩色模式以及掃描方式均可通過相應(yīng)寄存器來設(shè)置。這些寄存器都是可讀/寫的，具體操作方法如下：可以采用頁寫的方式，即在寫寄存器過程中要先發(fā)送寫允許指令OX42，然后發(fā)送寫數(shù)據(jù)的目的寄存器地址，接著為要寫的數(shù)據(jù)。寫完一個寄存器后，CMOS會自動把寄存器地址加一，程序可繼續(xù)向下寫，而不需要再次輸入地址。讀寄存器是同樣過程，只不過指令改為OX43。
I2C總線功能的實(shí)現(xiàn)完全是依靠SCL、SDA線上電平的狀態(tài)以及兩者之間的相互配合實(shí)現(xiàn)的。I2C總線規(guī)約中規(guī)定的條件如下：
啟動時序：SCL為高電平時， SDA出現(xiàn)一個下降沿；
傳輸時序：在啟動條件滿足后，SDA為穩(wěn)定數(shù)據(jù)狀態(tài), SCL產(chǎn)生一個正脈沖，將傳送一位數(shù)據(jù)；
應(yīng)答時序： 在從機(jī)接收到一個完整的數(shù)據(jù)字節(jié)時，在主機(jī)釋放SDA的情況下，主機(jī)給SCL輸出一個正的時鐘脈沖,從機(jī)將SDA拉低，以表應(yīng)答；
停止條件：當(dāng)SCL為高電平時，SDA出現(xiàn)一個上升沿，該條件可以解決多機(jī)競爭的問題，即在兩個器件對話時，第三者插入會終止前者的數(shù)據(jù)通信,其主要特點(diǎn)在于各器件每一位都在判斷總線的狀態(tài)。
I2C總線的啟動和停止條件如圖2所示。
圖像采樣電路
在隧道的平行度、無損檢測、垂直度測量儀中常選用的圖像分辨率為320×320，用黑白模式就能基本滿足圖像識別對圖像特征點(diǎn)的要求。 因此本系統(tǒng)采樣的參數(shù)是在圖像分辨率取為320×320、黑白模式、ZV圖像格式中進(jìn)行的。
CMOS圖像芯片ZV端口格式的輸出波形如圖3所示。圖中VSYNC是垂直場同步信號，其下降沿表示一幀圖像的開始(CMOS是按列采集圖像的)，HREF是水平場同步信號，其上升沿表示一列圖像數(shù)據(jù)的開始。PCLK是輸出數(shù)據(jù)同步信號，Y是圖像灰度信息。下面介紹FPGA如何對圖像傳感器的數(shù)據(jù)采樣。
為了進(jìn)行速度匹配，F(xiàn)PGA和PC之間有兩根握手信號: READY和ACK。它們來協(xié)調(diào)FPGA對同一個數(shù)據(jù)存儲芯片的讀寫過程。READY是FPGA通知PC圖像數(shù)據(jù)已經(jīng)讀完信號；ACK是PC通知FPGA數(shù)據(jù)已讀完信號，兩者都是低電平有效。
在數(shù)據(jù)采樣期間，將READY拉高，表示正在采集，這時FPGA根據(jù)OV7620的VSYNC、HREF、PCLK產(chǎn)生圖像MEM_WR(寫信號)和ADDRESS(地址)，讀取OV7620的數(shù)據(jù)到高速緩存，到下一個VSYNC信號時，表示一幀數(shù)據(jù)已經(jīng)采完，接著向PC機(jī)發(fā)送申請READY信號，表示圖像采集完成，如果PC不給應(yīng)答信號ACK，F(xiàn)PGA開始采樣下一幀數(shù)據(jù)放到高速緩存中，并覆蓋原有的數(shù)據(jù)；若PC響應(yīng)，F(xiàn)PGA停止采樣數(shù)據(jù)。
PC讀取數(shù)據(jù)電路
PC讀取數(shù)據(jù)是通過并口的EPP模式進(jìn)行的。在EPP模式下讀時序如圖4所示。 在讀模式下，nWRITE(EPP寫信號)保持高電平, 當(dāng)nDATASTB(EPP讀信號)變低時，準(zhǔn)備讀取外設(shè)數(shù)據(jù)；當(dāng)外設(shè)數(shù)據(jù)準(zhǔn)備好后,使nWAIT(外設(shè)忙標(biāo)志)為高,這時PC程序向基址+4的端口(EPP數(shù)據(jù)端口)執(zhí)行一個I/O讀操作(nDATASTB信號)；在讀脈沖nDATASTB信號的上升沿,PC讀取數(shù)據(jù)總線上數(shù)據(jù)。整個過程是在一個ISA周期內(nèi)完成的。
FPGA完成對EPP協(xié)議實(shí)現(xiàn)的時序如圖5。PC不停查詢READY信號是否有效，直到READY有效時，PC才可以讀取圖像數(shù)據(jù)，同時將ACK置高，表示PC正在讀取數(shù)據(jù)緩存中的圖像數(shù)據(jù)。這時FPGA停止采集圖像(不產(chǎn)生寫信號)，F(xiàn)PGA檢測PC通過EPP發(fā)出讀脈沖(CPU_DS)，產(chǎn)生高速緩存MEM_RD(讀信號)和地址,從高速緩存中讀取一個字節(jié)放到并口上，同時向PC上發(fā)送一個BUSY信號，PC在這個時刻之后可以讀取一個字節(jié)數(shù)據(jù),完成整個數(shù)據(jù)讀寫。讀取數(shù)據(jù)過程中EPP端口的PC_WRITE(寫信號)要一直保持為高電平。
結(jié)語
FPGA對CMOS高速數(shù)據(jù)采集方法，可以把CMOS的主動器件通過FPGA變成可控制的方式，PC可間接對存儲體進(jìn)行尋址運(yùn)算。在該系統(tǒng)中用PC的并口實(shí)現(xiàn)了CMOS信號的高速采集處理，按前述軟硬件方法制作的系統(tǒng)，實(shí)際穩(wěn)定的采樣速率達(dá)到了15幀/s, 該系統(tǒng)已應(yīng)用在管道無損檢測樣機(jī)中，效果良好。這種信號采集方法還可以在其它諸多需要高速圖像數(shù)據(jù)采集的場合應(yīng)用。■
參考文獻(xiàn)：
1. 胡軍等，用EPP進(jìn)行數(shù)據(jù)采集，數(shù)據(jù)采集與處理，1997(6).
2. 黃運(yùn)新等，基于EPP協(xié)議的數(shù)據(jù)采集系統(tǒng)，光電工程，2001(4).
3. 侯伯亨，VHDL硬件描述語言與數(shù)字邏輯電路，西安電子科技大學(xué)，1999(9).
4. OmmVision Corp, Public OV7620 Datasheet, 2000(5).
作者簡介：
郝迎吉，西安科技學(xué)院機(jī)械工程系，副教授，主要從事微機(jī)檢測和控制方面的研究。
圖1 系統(tǒng)原理框圖
圖2 I2C總線的啟動和停止條件
圖3 OV7620在ZV端口格式的輸出時序
圖4 EPP模式下讀時序
圖5 FPGA對EPP協(xié)議的實(shí)現(xiàn)時序
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