基于FPGA的高速異步FIFO的設(shè)計(jì)與實(shí)現(xiàn)

　　3 仿真驗(yàn)證

　　基于以上的分析結(jié)合實(shí)際本文構(gòu)造了一個(gè)8192x8的FIFO，用MODELSIM進(jìn)行仿真。對(duì)該異步FIFO編寫測(cè)試向量進(jìn)行仿真，如圖2所示。

圖2仿真波形圖

　　圖2中，WClk為寫時(shí)鐘，Writeen_in為寫使能，F(xiàn)ull_out為滿信號(hào)，Data_in為數(shù)據(jù)入，RClk為讀時(shí)鐘，ReadEn_in為讀時(shí)能，Empty_out為空信號(hào)，Data_out為數(shù)據(jù)出，Clear_in為系統(tǒng)清零信號(hào)。上面部分為寫地址產(chǎn)生模塊部分的信號(hào)波形，從圖2中可以看出．在寫時(shí)鐘的上升沿．在寫時(shí)能為高有效期間擻據(jù)開(kāi)始輸入到RAM里面，而在讀時(shí)鐘的上升沿，在讀時(shí)能有效時(shí)，在本仿真時(shí)間的195ns處．開(kāi)始輸出數(shù)據(jù)。將程序下載到LATTICE公司的FPGA芯片中，經(jīng)過(guò)測(cè)試驗(yàn)證，系統(tǒng)的時(shí)鐘頻率可達(dá)33MHz。

　　4 總結(jié)

　　本文主要研究了用FPGA芯片實(shí)現(xiàn)異步FIFO的一種方法。詳細(xì)闡述了空，滿標(biāo)志信號(hào)的產(chǎn)生方法。按照以上思想所設(shè)計(jì)的異步FIFO已經(jīng)在實(shí)際電路中得到了應(yīng)用。實(shí)踐證明他可以解決大多數(shù)異步FIFO電路常見(jiàn)的錯(cuò)誤。同時(shí)增加了系統(tǒng)的可靠性和應(yīng)用靈活性。

　　本文作者創(chuàng)新點(diǎn)：通過(guò)對(duì)FPGA芯片內(nèi)部EBRSRAM的深入研究．提出了一種利用格雷碼對(duì)地址進(jìn)行編碼的異步FIFO設(shè)計(jì)方案。實(shí)踐證明．增加了系統(tǒng)可靠性和應(yīng)用靈活性。