FPGA上同步開關(guān)噪聲的分析與解決方法介紹
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隨著PCB 疊層的增加，PCB 的引出過孔區(qū)域的長度會明顯的增加，例如對于22 層的PCB疊層，這個區(qū)域的長度大約3600um。本文引用地址：http://www.ex-cimer.com/article/149635.htm
一般來說，建議電源層和地層位于接近器件的位置，這樣可以有效的減少引出過孔區(qū)域?qū)﹄娫春偷氐拇须姼械呢暙I。
2. 信號對電源和地的比率
如果過多的信號共享一個返回通路，隨著信號對電源和地的比率的減少，可以有效的減少互感性的串繞。
3. 封裝和芯片中的去耦電容
下圖顯示了電源網(wǎng)絡(luò)的頻域特性在不同電容作用下的仿真結(jié)果。初始的頻域仿真可以看到電源網(wǎng)絡(luò)阻抗在230Mhz 的頻點附近達到最大值。隨后的仿真顯示了ODC（On DieCapacitance）和OPD（On Package Decoupling）的效果。其中OPD 作用在低頻的范圍，ODC 作用在較高頻的范圍。
時域仿真顯示芯片內(nèi)部電源的提高，這個結(jié)果也是符合實測的結(jié)果。
3. 封裝和芯片中的去耦電容
下圖顯示了電源網(wǎng)絡(luò)的頻域特性在不同電容作用下的仿真結(jié)果。初始的頻域仿真可以看到電源網(wǎng)絡(luò)阻抗在230Mhz 的頻點附近達到最大值。隨后的仿真顯示了ODC（On DieCapacitance）和OPD（On Package Decoupling）的效果。其中OPD 作用在低頻的范圍，ODC 作用在較高頻的范圍。
時域仿真顯示芯片內(nèi)部電源的提高，這個結(jié)果也是符合實測的結(jié)果。
1．可編程的電流強度
可以設(shè)置輸出管腳的驅(qū)動電流強度值, 使用較小的電流值,會相應的降低SSN 噪聲。這個方法要在保證信號完整性質(zhì)量的情況的條件下使用。
2．可編程的信號斜率
Stratix IV的輸出驅(qū)動可以可編程的輸出斜率控制，這樣可以配置低的噪聲或者高速的性能。更快的斜率提供高速的翻轉(zhuǎn)滿足高性能的系統(tǒng)要求。慢的斜率有助于減少系統(tǒng)噪聲，但是增加了一定的上升沿和下降沿的延遲。每一個輸出管腳都有獨立的邊沿控制允許針對每一個輸出定制斜率。
3. 可編程輸出延遲
Stratix IV 器件在每一個單端輸出驅(qū)動器也支持輸出延遲。輸出延遲鏈獨立的控制每一個輸出驅(qū)動器的上升沿和下降沿延遲?？梢詫⑼粋€時鐘沿翻轉(zhuǎn)的管腳分成幾組不同的延遲輸出，有助于減少同步切換噪聲。這個方法是在使用時序的余量來優(yōu)化噪聲。
4．合理的端接
合理的端接有利于減少反射，從而減少串擾的影響。Stratix IV器件的動態(tài)串行和并行端接可以提供阻抗匹配和端接能力。片內(nèi)端接提供了比片外端接更好的信號質(zhì)量，減少了寄生參數(shù)，同時減少板的面積也降低了成本。
5．軟地和軟電源
另外,未用的輸入輸出管腳散布在翻轉(zhuǎn)的管腳之間,未用的管腳的狀態(tài)會影響整體的SSN性能。把這些未用的管腳在單板上連接到平面或者電源平面有助于減少SSN 噪聲。這種未用管腳的設(shè)計一般稱為軟地。
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