基于高速串行接口的高效時(shí)鐘解決方案設(shè)計(jì)
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本文引用地址：http://www.ex-cimer.com/article/149723.htm如圖2所示，環(huán)路濾波器和VCO塊的參考時(shí)鐘輸入源可以從REFA或REFB差分輸入中選擇。V分頻器塊使用環(huán)路濾波器和VCO塊的輸出來產(chǎn)生由PLL的幾分頻（2、4、8和16分頻）決定的四種頻率。來自輸出V分頻器塊或用于外部反饋的FBK輸入的反饋信號(hào)，提供了可與VCO“匹配”的參考時(shí)鐘。如果選擇輸出V 分頻器塊較小的分頻數(shù)的信號(hào)來匹配輸入?yún)⒖?a class="contentlabel" href="http://www.ex-cimer.com/news/listbylabel/label/時(shí)鐘">時(shí)鐘，其反饋信號(hào)將是選擇較大分頻數(shù)信號(hào)的幾倍，這就產(chǎn)生了有效的頻率是輸入?yún)⒖紩r(shí)鐘源幾倍的參考時(shí)鐘源。在本示例中，將78.125MHz的輸入?yún)⒖紩r(shí)鐘源加到REFA并將V 分頻器塊的8分頻輸出作為反饋，則其8分頻的輸出為78.125MHz，4分頻的輸出為156.25MHz，2分頻的輸出為312.5MHz。
V分頻器的輸出頻率可用于布線矩陣陣列，也可以分配給任意的isp5406D輸出。每個(gè)輸出都可以進(jìn)行獨(dú)立的相位和時(shí)間偏移設(shè)置，可以針對(duì)走線延遲來調(diào)整輸出或其它細(xì)節(jié)方面的時(shí)序考慮。最后，輸出類型可以從M-LVDS、LVDS、LVPECL、HCSL x6、HSTL/eHSTL、SSTL 1.5V/SSTL 1.8V或SSTL 2.5V中任意選擇。在示例設(shè)計(jì)中312.5MHz和156.25MHz信號(hào)可通過BANK_0至BANK_3的輸出獲得，使用LVDS和LVPECL標(biāo)準(zhǔn)。還可以選擇REFB作為Bank 4和Bank 5的輸出。這可以通過一些簡(jiǎn)單的時(shí)序調(diào)整來實(shí)現(xiàn)一個(gè)獨(dú)立的時(shí)鐘信號(hào)。
XAUI測(cè)試系統(tǒng)結(jié)果
測(cè)試系統(tǒng)使用了ispClock 5406D評(píng)估板和LatticeECP3 FPGA開發(fā)板。測(cè)試建立的框圖如圖3所示，該設(shè)計(jì)中的開發(fā)板照片上標(biāo)識(shí)了左側(cè)是ispClock5406D板，右側(cè)是ECP3 FPGA板。（請(qǐng)注意，兩個(gè)板之間使用SMA電纜傳輸時(shí)鐘信號(hào)。這是一個(gè)比集成的時(shí)鐘解決方案更具挑戰(zhàn)性的信號(hào)環(huán)境。）
Epson CMOS振蕩器的工作頻率為78.125MHz，用作ispClock 5406D的參考時(shí)鐘。ispClock 5406D通過編程以4倍的參考頻率即312.5MHz，用作使用LatticeECP3 FPGA實(shí)現(xiàn)的XAUI設(shè)計(jì)的時(shí)鐘源。使用片上ECP3的CDR/PLL塊，實(shí)現(xiàn)了超低抖動(dòng)、頻率為312.5MHz 10倍的參考時(shí)鐘。3.125GHz時(shí)鐘分配給高速的XAUI 功能部分：SERDES的接收器（RX）和發(fā)送器（TX）塊以及8b10b解碼和編碼塊。
圖3：使用ispClock 5406D的XAUI系統(tǒng)。
在抖動(dòng)測(cè)試時(shí)，XAUI狀態(tài)機(jī)通過編程輸出標(biāo)準(zhǔn)的PRBS7測(cè)試圖形。這從TX塊和DOUT+/-信號(hào)上顯示出來，標(biāo)識(shí)于圖3中LatticeECP3 FPGA塊的底部位置。這些輸出連接到Agilent DSO-81304B的輸入，以獲取詳細(xì)的抖動(dòng)數(shù)據(jù)。圖4以圖形形式顯示了0℃下的重要測(cè)量結(jié)果。在-55℃和+85℃下也進(jìn)行了類似的測(cè)量。圖4底部的表格顯示了測(cè)試過程中的關(guān)鍵抖動(dòng)測(cè)量結(jié)果?？偠秳?dòng)測(cè)量值需滿足120ps（0.35UI）的XAUI標(biāo)準(zhǔn)，即時(shí)在最差的情況下，當(dāng)超過-55℃至+85℃溫度時(shí)，也必須滿足105.65ps和0.33UI。同樣，這些符合標(biāo)準(zhǔn)的結(jié)果是在使用兩塊獨(dú)立的開發(fā)板的情況下取得的。使用一塊板的話應(yīng)該產(chǎn)生更低的抖動(dòng)結(jié)果。
圖4：抖動(dòng)測(cè)試結(jié)果。
表1
ispClock 5406D的配置存儲(chǔ)在片上非易失性存儲(chǔ)器中，可通過JTAG接口進(jìn)行再編程。器件上的許多功能還可以通過I2C接口進(jìn)行“即時(shí)”修改。基于ispClock 5406D的系統(tǒng)的可編程特性支持許多附加功能，包括：TH和TCO時(shí)序裕度測(cè)量，有助于設(shè)計(jì)穩(wěn)定性的測(cè)試；使用發(fā)送和接收通道間獨(dú)立的偏移時(shí)鐘的裕度測(cè)試，提高了可制造性；在數(shù)據(jù)有效窗口的中心進(jìn)行準(zhǔn)確的時(shí)鐘對(duì)齊，增強(qiáng)了系統(tǒng)的可靠性。
評(píng)論