嵌入式微處理器IP core設(shè)計與分析

以中斷處理子狀態(tài)機設(shè)計為例，對子狀態(tài)機的設(shè)計進行說明，狀態(tài)轉(zhuǎn)換圖如圖4所示。

(2)存儲器模塊的設(shè)計
存儲器是數(shù)字系統(tǒng)的重要組成部分，數(shù)據(jù)處理單元的處理結(jié)果需要存儲，許多處理單元的初始化數(shù)據(jù)也需要存放在存儲器中。本文的存儲器結(jié)構(gòu)，采用的是將程序存儲器和數(shù)據(jù)存儲器分開尋址的哈佛結(jié)構(gòu)。同時又將數(shù)據(jù)存儲器分為內(nèi)部數(shù)據(jù)存儲器和外部數(shù)據(jù)存儲器兩部分來設(shè)計。
(3)中斷系統(tǒng)設(shè)計
本文中的中斷系統(tǒng)在控制通路來完成，共提供了5個中斷源，同時通過對中斷優(yōu)先級寄存器IP中的某位的置位或清除，可以把每個中斷源分別編程為高優(yōu)先級或低優(yōu)先級。如表1所示。

(4)定時器／計數(shù)器模塊的設(shè)計
定時器／計數(shù)器是微處理器中重要的外圍模塊，它主要是完成作為定時器和事件計數(shù)器的功能。在作為定時器工作時，每一個機器周期使定時寄存器加1計數(shù)。在作為事件計數(shù)器工作時，是對外部輸入負跳變信號做加法計數(shù)，規(guī)定在每個機器周期的某一狀態(tài)采樣此信號，在前一個周期采樣到“1”，后一個周期采樣到“0”時計數(shù)加1，而在檢測到跳變信號后的那個周期的下一個狀態(tài)時，新的計數(shù)值裝入計數(shù)寄存器。

3 系統(tǒng)綜合、仿真驗證與性能分析
在整個微處理器IP核的設(shè)計過程中，利用可編程邏輯器件進行電路驗證對于保證設(shè)計的正確性和投片成功十分重要。在FPGA的設(shè)計流程中包括三種基本的驗證方法：HDL、RTL級描述仿真，門級仿真和布線后的時序仿真。具體驗證流程如圖5所示。仿真的目的就是要確認設(shè)計的正確性。如果出錯的話，則通過分析仿真器的輸出波形，找出出錯的原因，并對原設(shè)計進行修改。