嵌入式微處理器IP core設(shè)計(jì)與分析
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(1)控制器模塊的狀態(tài)機(jī)實(shí)現(xiàn)
根據(jù)本文中多數(shù)輸出要保持一個(gè)完整的時(shí)鐘周期，此時(shí)鐘周期內(nèi)輸出不能受時(shí)鐘信號的影響，所以采用Moore型有限狀態(tài)機(jī)來完成控制器模塊的設(shè)計(jì)。整個(gè)控制模塊的設(shè)計(jì)通過主狀態(tài)機(jī)和子狀態(tài)機(jī)兩步來完成。注狀態(tài)機(jī)模型如圖3所示。本文引用地址：http://www.ex-cimer.com/article/149766.htm
以中斷處理子狀態(tài)機(jī)設(shè)計(jì)為例，對子狀態(tài)機(jī)的設(shè)計(jì)進(jìn)行說明，狀態(tài)轉(zhuǎn)換圖如圖4所示。
(2)存儲(chǔ)器模塊的設(shè)計(jì)
存儲(chǔ)器是數(shù)字系統(tǒng)的重要組成部分，數(shù)據(jù)處理單元的處理結(jié)果需要存儲(chǔ)，許多處理單元的初始化數(shù)據(jù)也需要存放在存儲(chǔ)器中。本文的存儲(chǔ)器結(jié)構(gòu)，采用的是將程序存儲(chǔ)器和數(shù)據(jù)存儲(chǔ)器分開尋址的哈佛結(jié)構(gòu)。同時(shí)又將數(shù)據(jù)存儲(chǔ)器分為內(nèi)部數(shù)據(jù)存儲(chǔ)器和外部數(shù)據(jù)存儲(chǔ)器兩部分來設(shè)計(jì)。
(3)中斷系統(tǒng)設(shè)計(jì)
本文中的中斷系統(tǒng)在控制通路來完成，共提供了5個(gè)中斷源，同時(shí)通過對中斷優(yōu)先級寄存器IP中的某位的置位或清除，可以把每個(gè)中斷源分別編程為高優(yōu)先級或低優(yōu)先級。如表1所示。
(4)定時(shí)器／計(jì)數(shù)器模塊的設(shè)計(jì)
定時(shí)器／計(jì)數(shù)器是微處理器中重要的外圍模塊，它主要是完成作為定時(shí)器和事件計(jì)數(shù)器的功能。在作為定時(shí)器工作時(shí)，每一個(gè)機(jī)器周期使定時(shí)寄存器加1計(jì)數(shù)。在作為事件計(jì)數(shù)器工作時(shí)，是對外部輸入負(fù)跳變信號做加法計(jì)數(shù)，規(guī)定在每個(gè)機(jī)器周期的某一狀態(tài)采樣此信號，在前一個(gè)周期采樣到“1”，后一個(gè)周期采樣到“0”時(shí)計(jì)數(shù)加1，而在檢測到跳變信號后的那個(gè)周期的下一個(gè)狀態(tài)時(shí)，新的計(jì)數(shù)值裝入計(jì)數(shù)寄存器。
3 系統(tǒng)綜合、仿真驗(yàn)證與性能分析
在整個(gè)微處理器IP核的設(shè)計(jì)過程中，利用可編程邏輯器件進(jìn)行電路驗(yàn)證對于保證設(shè)計(jì)的正確性和投片成功十分重要。在FPGA的設(shè)計(jì)流程中包括三種基本的驗(yàn)證方法：HDL、RTL級描述仿真，門級仿真和布線后的時(shí)序仿真。具體驗(yàn)證流程如圖5所示。仿真的目的就是要確認(rèn)設(shè)計(jì)的正確性。如果出錯(cuò)的話，則通過分析仿真器的輸出波形，找出出錯(cuò)的原因，并對原設(shè)計(jì)進(jìn)行修改。
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