FPGA 解決方案和標準控制器內核比較

　MicroBlaze處理器是賽靈思(Xilinx)在嵌入式開發(fā)套件 (EDK) 中提供的兩款32位內核之一，是實現(xiàn)硬件加速的靈活工具。圖1是MicroBlaze的典型設計。該內核含有一個32位乘法器，但不含浮點單元(FPU)、桶式移位器或專用硬件加速器。對Xilinx公司Spartan FPGA 器件而言，默認系統(tǒng)含有區(qū)域優(yōu)化的MicroBlaze(采用三級流水線)，但大多數(shù)客戶通常在開始時使用速度優(yōu)化版(采用五級流水線)進行性能評估，其優(yōu)點是小巧簡潔，易于擴展。

　　Xilinx客戶針對這種處理器設計所要求的兩個實際應用案例可說明MicroBlaze在硬件加速方面的作用。本文以 Spartan 器件為重點，比較 FPGA 解決方案和標準控制器內核，展現(xiàn)我們能夠達到的性價比。這一方法同樣適用于Virtex FPGA。

　　案例1：實施位反轉算法

　　在第一個應用示例中，假定MicroBlaze處理器的運行速度僅為50MHz。采用 Spartan-3或Spartan-6器件可輕松實現(xiàn)這一速度。諸如本地存儲器總線(指令和數(shù)據(jù)，LMB)以及處理器本機總線(PLB)等所有內部總線的運行速度均達到50MHz。為簡單起見，假定沒有連接外部DDR存儲器。

　　現(xiàn)在假設客戶想要在這個CPU上實施位反轉算法。MicroBlaze自身沒有通過硬件直接提供這個功能。再假定每秒需要完成2萬次位反轉操作。

　　要解決這個問題，大多數(shù)客戶首先會采用純軟件方案，因為這樣可輕松地實現(xiàn)想要的功能。而且如果性能足夠高，無需進行任何修改。

　　為此，讓我們先從簡單的軟件算法出發(fā)，實施簡短精悍的解決方案。結果確實簡單、精巧而且容易理解，不過效率很低。
unsigned int v=value;
unsigned int r = v;
int s = sizeof(v) * CHAR_BIT - 1;
for (v >>= 1; v; v >>= 1)
{
r = 1;
r |= v 1;
s--;
}
r = s;
return r;

　　這段程序運行相當順利，不過就算在專門針對速度優(yōu)化的MicroBlaze(使用五級流水線)上運行處理一個32 位字的算法，也用了220個周期。要執(zhí)行2萬次位反轉操作，在速度為50MHz的MicroBlaze上約需88ms。

　　客戶試圖采用略有不同的方法來優(yōu)化算法，但仍作為純軟件解決方案來實施。

　　要進一步提升性能，就要采用純硬件解決方案，通過一種新的方式來讓硬件加速器充分發(fā)揮性能。

　為了加速這種基礎操作，只需要在MicroBlaze快速單工鏈路(FSL)上連接一個非常簡單的內核。標準FSL實施方案使用FSL總線(包括同步或異步FIFO)將數(shù)據(jù)從 MicroBlaze內核傳輸?shù)紽SL 硬件加速器IP核。帶FIFO 的FSL總線與FIFO可對上述兩者間的數(shù)據(jù)存取進行去耦。

　　如果采用帶FIFO的標準FSL總線，則一般情況下執(zhí)行時間為4個周期：一個周期用來將MicroBlaze上的數(shù)據(jù)通過FSL寫入FIFO;一個周期用來將數(shù)據(jù)從FIFO 傳輸?shù)紽SL IP;一個周期用來把結果從FSL IP傳送回 FSL總線的FIFO中;最后一個周期則負責從FSL總線讀出結果并傳輸至 MicroBlaze。

　　MicroBlaze到FSL總線的連接以及FSL總線到FSL IP的連接可在EDK的圖形視圖中輕松創(chuàng)建。

　　這樣代碼要長得多，效率也有大幅度提升，但時間還是太長了，執(zhí)行2萬次操作現(xiàn)在仍然大概需要52ms。

　　隨后客戶在互聯(lián)網上進行了一些調查，找到一種更好的算法，把代碼改編為：

unsigned x = value;
unsigned r;
x = (((x 0xaaaaaaaa) >> 1) | ((x
0x55555555) 1));
x = (((x 0xcccccccc) >> 2) | ((x
0x33333333) 2));
　x = (((x 0xf0f0f0f0) >> 4) | ((x
0x0f0f0f0f) 4));
　x = (((x 0xff00ff00) >> 8) | ((x
0x00ff00ff) 8));
　r = ((x >> 16) | (x 16));
　return r;

　　這個代碼看起來效率高，短小精悍。而且它不需要會造成流水線中斷的分支。它在這個核心系統(tǒng)上運行只需29 個周期。

　　不過這個算法需要在1 、2、4、8和16位之間進行移位操作。我們在MicroBlaze的屬性窗口中激活桶式移位器。不管移位操作的長度如何，采用桶式移位器可允許我們在一個周期內完成移位指令。這樣可以讓純軟件算法在 MicroBlaze上運行得稍快一些。

　　激活MicroBlaze硬件上的桶式移位器可將處理算法所需時間縮短到22個周期。與第一個版本的軟件算法相比，此算法得到了顯著改善。目前采用此算法，執(zhí)行所有 2萬次操作只需8.8ms，效率提升了10倍，不過仍未達到客戶要求。

　　不過效率還有提升的空間。算法中的時延非常關鍵，應盡可能地縮短。但在我們的實施方案中，采用兩根FSL總線仍需要四個時鐘周期。不過我們可以通過將 MicroBlaze與硬件加速器之間的現(xiàn)有連接方式改為直接連接，便可將時延減半，縮短至兩個時鐘周期。這樣一個周期用于將數(shù)據(jù)寫入 FSL硬件加速器IP，而另一個周期則負責讀回結果。

　　在采用直接連接方式時，需注意幾個問題。首先，協(xié)處理器IP應存儲輸入，并以寄存方式提供結果。請注意在執(zhí)行此操作時沒有使用帶FIFO的FSL總線。

　　此外，以不同時鐘速率運行 MicroBlaze和FSL硬件加速器IP 容易發(fā)生問題。為避免發(fā)生沖突，設計人員最好將MicroBlaze和 FSL硬件加速器IP的運行速率設為一致。

　　不過，如何在不使用FSL總線的情況下將MicroBlaze和FSL硬件加速器IP直接連接起來呢?這很簡單，只需將MicroBlaze和硬件加速器的數(shù)據(jù)線連接起來即可。如果需要，可再添加握手信號。

　　例如，使用位反轉IP，只需一個寫入信號即可。IP會一直很快運行，足以對MicroBlaze的任何請求做出及時響應。

　　IP本身非常簡單。以下是摘錄 VHDL 代碼中的一段：

architecture behavioral of
　　fsl_bitrev is
　　-- data value sent by microblaze:
　　signal data_value :
std_logic_vector(0 to 31) := (others=>'0');
begin
　　-- bitreversed value to write back:
FSL_M_Data = data_value;
process(FSL_Clk)
begin
　　if rising_edge(FSL_CLK) then
if (FSL_S_Exists = '1') then
-- create the bitreversed data:
data_value(0) = FSL_S_Data(31);
data_value(1) = FSL_S_Data(30);
data_value(2) = FSL_S_Data(29);
...
　data_value(30) = FSL_S_Data(1);
　data_value(31) = FSL_S_Data(0);
end if;
end if;
end process;
end architecture behavioral;