雙端口RAM原理介紹及其應(yīng)用

數(shù)據(jù)獲取及交換是多CPU系統(tǒng)的重要組成部分。在這類系統(tǒng)中,數(shù)據(jù)交換要求的通訊速率往往很高,平均速率一般在10k左右,有時(shí)甚至達(dá)100k以上。傳統(tǒng)的并行接口和串行接口設(shè)計(jì)無論在通信速率,還是在可靠性方面都不易滿足要求。而雙端口RAM則是一個(gè)較好的實(shí)現(xiàn)方案。它具有通訊速率高、接口設(shè)計(jì)簡單等特點(diǎn),因而在設(shè)計(jì)中得到廣泛的應(yīng)用。

1 常用雙端口RAM的結(jié)構(gòu)特點(diǎn)

1.1 通用集成電路組成的雙端口

采用通用集成電路組成的雙端口RAM如圖1所示。一般的RAM只有一套地址總線、數(shù)據(jù)總線和讀寫控制線,因此,兩端CPU芯片的三總線必須經(jīng)過緩沖隔離才能共享靜態(tài)RAM。具體工作過程是兩個(gè)CPU的地址信號(hào)和讀寫控制信號(hào)全中接入仲裁電路,由仲裁電路判斷訪問雙端口RAM的CPU,并使能相應(yīng)的總線緩沖器。若兩個(gè)CPU在同一段時(shí)間內(nèi)訪問共享的RAM的發(fā)生競爭,則由仲裁電路迫使后訪問的CPU處于等待狀態(tài),一旦前一個(gè)CPU訪問結(jié)束,再由仲裁電路打開緩沖器,以使后一個(gè)CPU接通RAM并進(jìn)行訪問。

該電路的特點(diǎn)是成本低、簡單且存儲(chǔ)量大,其容量在64k～128k之間。缺點(diǎn)是在兩個(gè)CPU發(fā)生競爭時(shí),有一方CPU必須等待,因而降低了訪問效率。

1.2 專用雙端口RAM芯片

目前市場上有多種專用雙端口RAM芯片,如IDT7132/7142、DS1609等。這些芯片有兩套完全獨(dú)立的數(shù)據(jù)線、地址線和讀寫控制線,因而可使兩個(gè)CPU分時(shí)獨(dú)立訪問其內(nèi)部RAM資源。由于雙CPU同時(shí)訪問時(shí)的仲裁邏輯電路全部集成在雙端口RAM內(nèi)部,因而需要用戶設(shè)計(jì)的電路比較簡單。雙端口RAM內(nèi)一般都有一個(gè)總線搶占優(yōu)先級(jí)比較器,只要雙CPU不同時(shí)訪問同一存儲(chǔ)單元,那么較先送出地址的CPU將擁有該單元的本次訪問優(yōu)先權(quán),而另一個(gè)CPU的地址與讀寫信號(hào)將被屏蔽掉,同時(shí)通過“busy”引腳告知該CPU以使之根據(jù)需要對(duì)該單元重新訪問或撤消訪問。

專用雙端口RAM的優(yōu)點(diǎn)是通訊速度快,實(shí)時(shí)性強(qiáng),接口比較簡單,兩邊CPU都可主動(dòng)進(jìn)行數(shù)據(jù)傳輸;缺點(diǎn)是成本高,需要克服競爭現(xiàn)象。

以上兩種技術(shù)方案各有優(yōu)點(diǎn),在要求存儲(chǔ)量較大時(shí),一般采用通用集成電路組成的雙端口RAM;在通信實(shí)時(shí)性要求較高的而通信數(shù)據(jù)量不大時(shí),一般采用專用雙端口RAM芯片。

在實(shí)際應(yīng)用中,雙端口RAM與并行接口與串行接口相比,它不僅能利用其兩端口異步操作來讀寫數(shù)據(jù),而且可用作多CPU微處理系統(tǒng)CPU的數(shù)據(jù)交換接口,從而簡化了對(duì)各CPU之間數(shù)據(jù)通信規(guī)約的要求,提高了系統(tǒng)數(shù)據(jù)通信處理的可靠性,同時(shí)提高了CPU之間數(shù)據(jù)交換的實(shí)響應(yīng)速度。

2 IDT7132/7142簡介

2.1 IDT7132/7142結(jié)構(gòu)與連接方式

IDT7132/7142是高速2k×8雙端口靜態(tài)RAM,可提供兩個(gè)擁有獨(dú)立的控制總線、地址總線和I/O總線端口,允許CPU獨(dú)立訪問內(nèi)部的任何存儲(chǔ)單元。當(dāng)CE引腳出現(xiàn)下降沿時(shí),選中DPRAM即可通過控制OE或R/W來訪問內(nèi)部存儲(chǔ)單元。IDT32一般被用作8位雙端口RAM,也可以作為主片與DIT7142從片構(gòu)成主從式16位雙端口RAM。連接方式如圖2所示：

2.2 IDT7132/7142時(shí)序圖

IDT7132/7142的時(shí)序如圖3所示,它與RAM的讀寫時(shí)序非常類似。當(dāng)CPU選中DPRAM時(shí),CE引腳出現(xiàn)下降沿,當(dāng)控制紆OE為高且R/W為低時(shí),CPU對(duì)內(nèi)部存儲(chǔ)單元進(jìn)行寫操作;而當(dāng)控制線OE為低且R/W為高時(shí),CPU對(duì)內(nèi)部存儲(chǔ)單元進(jìn)行讀操作。

2.3 競爭現(xiàn)象的處理

當(dāng)外部CPU通過兩個(gè)端口對(duì)雙端口RAM內(nèi)部的同一個(gè)存儲(chǔ)單元進(jìn)行操作時(shí),系統(tǒng)將出現(xiàn)競爭。這種競爭一般有如一兩種模式：

（1）如果兩個(gè)端口的總線訪問地址相同,并先于片選信號(hào)CE有鏟,則片內(nèi)控制邏輯將在CEL與CER之間發(fā)生競爭。

（2）如果兩個(gè)端口的片選信號(hào)CE在地址信號(hào)有效之前變低,則片內(nèi)控制邏輯將在地址信號(hào)到達(dá)時(shí)發(fā)生競爭。