基于Virtex-5FPGA的Gbps無(wú)線通信基站的設(shè)計(jì)

本文基于Virtex-5FPGA設(shè)計(jì)面向未來(lái)移動(dòng)通信標(biāo)準(zhǔn)的Gbps無(wú)線通信基站系統(tǒng)，具有完全的可重配置性，可以完成MIMO、OFDM及LDPC等復(fù)雜信號(hào)處理算法，實(shí)現(xiàn)1Gbps速率的無(wú)線通信。

引言

隨著集成電路（IC）技術(shù)進(jìn)入深亞微米時(shí)代，片上系統(tǒng)SoC（SySTem-ON-a-Chip）以其顯著的優(yōu)勢(shì)成為當(dāng)代IC設(shè)計(jì)的熱點(diǎn)。基于軟硬件協(xié)同設(shè)計(jì)及IP復(fù)用技術(shù)的片上系統(tǒng)具有功能強(qiáng)大、高集成度和低功耗等優(yōu)點(diǎn)，可顯著降低系統(tǒng)體積和成本，縮短產(chǎn)品上市的時(shí)間。IP核是SoC設(shè)計(jì)的一個(gè)重要組成部分，已成為目前微電子設(shè)計(jì)的熱點(diǎn)和主要方向[1]。

UART 核以其可靠性、傳送距離遠(yuǎn)的特點(diǎn)被廣泛應(yīng)該到通信系統(tǒng)和嵌入式微處理器上。利用傳統(tǒng)的EDA工具通過(guò)對(duì)RTL代碼仿真、驗(yàn)證、綜合、布局布線后生成網(wǎng)表，下載到FPGA中實(shí)現(xiàn)，這樣做成的核主要用于驗(yàn)證的[2]，不適合用來(lái)做掩膜。在ASIC/SoC技術(shù)日漸成熟的今天，設(shè)計(jì)商更希望得到能夠做掩膜的IP核，從而便于嵌入到ASIC/SoC設(shè)計(jì)中。本文描述的UART核采用SYNOPSYS軟件的設(shè)計(jì)流程，在RTL級(jí)上進(jìn)行優(yōu)化，解決了綜合優(yōu)化中碰到的一些常見問題。利用VCS 仿真、編寫測(cè)試激勵(lì)來(lái)驗(yàn)證，最后用design compile 綜合優(yōu)化做成的IP核可以滿足此要求，應(yīng)用到ASIC/SoC設(shè)計(jì)中將產(chǎn)生巨大的效益。

Gbps無(wú)線通信系統(tǒng)的算法鏈路設(shè)計(jì)

為滿足未來(lái)移動(dòng)通信標(biāo)準(zhǔn)的需要[3]，在算法鏈路上Gbps系統(tǒng)采用時(shí)分雙工（TDD）、多天線（MIMO）、空時(shí)編碼、正交頻分復(fù)用（OFDM）、高階調(diào)制和LDPC編碼等高性能物理層傳輸技術(shù)，以實(shí)現(xiàn)Gbps系統(tǒng)所需的高數(shù)據(jù)速率業(yè)務(wù)傳輸和高頻譜效率。以頻分、時(shí)分為主的多址方式實(shí)現(xiàn)，能夠在多天線環(huán)境下對(duì)無(wú)線資源進(jìn)行靈活調(diào)配，在兼顧實(shí)時(shí)話音傳輸?shù)耐瑫r(shí)，最大程度上滿足分組數(shù)據(jù)傳輸?shù)男枰?/p>

具體而言，Gbps系統(tǒng)使用3.4GHz頻段，實(shí)際帶寬100MHz，移動(dòng)臺(tái)采用2發(fā)4收的天線，基站采用4發(fā)8收的天線，OFDM子載波數(shù)為2048子載波，有效為1664子載波。圖1是Gbps無(wú)線傳輸系統(tǒng)的算法鏈路示意圖。

圖1Gbps無(wú)線傳輸系統(tǒng)算法鏈路

Gbps基站系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn)考慮

移動(dòng)通信基站往往在一個(gè)站址上同時(shí)有GSM、TD-SCDMA等多種標(biāo)準(zhǔn)的基站，越來(lái)越多地呈現(xiàn)多標(biāo)準(zhǔn)共存的局面，基站研發(fā)應(yīng)當(dāng)著眼于降低建設(shè)、運(yùn)營(yíng)維護(hù)和升級(jí)成本。對(duì)此，Gbps無(wú)線通信基站應(yīng)當(dāng)采用可重配置方式，在支持Gbps無(wú)線傳輸?shù)耐瑫r(shí)能夠兼容未來(lái)的LTE-A、IMT-Advanced標(biāo)準(zhǔn)，實(shí)現(xiàn)平滑演進(jìn)。

從實(shí)現(xiàn)技術(shù)上看，實(shí)現(xiàn)信號(hào)處理算法并支持可重配置需要可編程的處理器件，現(xiàn)代基站系統(tǒng)廣泛采用的可編程處理器以DSP和FPGA為主。盡管高端多核DSP的工作時(shí)鐘頻率已經(jīng)提升到1.2GHz，在TD-SCDMA基站中得到廣泛應(yīng)用，但還是無(wú)法滿足Gbps系統(tǒng)中同步、MIMO、LDPC等算法對(duì)信號(hào)處理復(fù)雜度和實(shí)時(shí)性的要求。因此，Gbps項(xiàng)目需要采用大容量的高性能FPGA來(lái)作為復(fù)雜算法的承載平臺(tái)。

從基站系統(tǒng)的互連與數(shù)據(jù)傳輸機(jī)制上看，互連連接所有的無(wú)線接口、網(wǎng)絡(luò)接口和計(jì)算資源，傳輸代表計(jì)算任務(wù)的數(shù)據(jù)，是使基站系統(tǒng)成為整體、協(xié)調(diào)運(yùn)行的關(guān)鍵要素。由于MIMO算法需要多天線輸入數(shù)據(jù)到多基帶處理芯片的傳輸，應(yīng)當(dāng)采用以交換式互連網(wǎng)絡(luò)和分組數(shù)據(jù)傳輸機(jī)制，更好滿足未來(lái)基站系統(tǒng)中MIMO、并行處理、動(dòng)態(tài)可重配置、計(jì)算資源動(dòng)態(tài)調(diào)度等的需要。

綜合以上設(shè)計(jì)實(shí)現(xiàn)考慮，經(jīng)過(guò)綜合調(diào)研考察，Gbps項(xiàng)目決定采用Xilinx公司Virtex-5系列FPGA構(gòu)架硬件系統(tǒng)平臺(tái)[4]，承載復(fù)雜的信號(hào)處理算法，采用串行RapidIO[5]技術(shù)作為板間高性能互連，采用千兆以太網(wǎng)（GE）連接業(yè)務(wù)服務(wù)器及LMT計(jì)算機(jī)。

Virtex-5FPGA介紹

Virtex-5系列FPGA是Xilinx率先發(fā)布和量產(chǎn)的65nm平臺(tái)FPGA，目前包括LX、LXT、SXT、FXT及TXT等面向不同應(yīng)用的多個(gè)子系列。

Virtex-5系列FPGA最高工作時(shí)鐘可以達(dá)到550MHz，總邏輯單元數(shù)多達(dá)330,000個(gè)。提供了高達(dá)11.6Mbit的靈活嵌入式BlockRAM，能有效地存儲(chǔ)和緩沖各種運(yùn)算數(shù)據(jù)。多達(dá)640個(gè)

增強(qiáng)型嵌入式DSP48Eslice塊，可以滿足高性能DSP算法加速的需要，實(shí)現(xiàn)352GMACs的性能。Virtex-5FXT系列FPGA提供多達(dá)兩個(gè)標(biāo)準(zhǔn)的PowerPC 440處理器模塊，每個(gè)處理器在550 MHz時(shí)鐘頻率下可提供1,100 DMIPS 的性能。利用PowerPC 440嵌入式處理器模塊，可快速方便地實(shí)現(xiàn)Gbps基站中復(fù)雜的控制和通信協(xié)議處理。

Virtex-5系列FPGA集成100Mbps–6.5Gbps的高性能收發(fā)器，配合FPGA內(nèi)部編程實(shí)現(xiàn)的串行RapidIO邏輯層模塊可以實(shí)現(xiàn)芯片間和板間高性能的數(shù)據(jù)交換互連。集成符合IEEE802.3標(biāo)準(zhǔn)的10/100/1000Mbps以太網(wǎng)MAC硬核，連接外部GEPHY或直接使用FPGA本身的GTP/GTX，就可以實(shí)現(xiàn)高性能的千兆以太網(wǎng)接口。

算法對(duì)資源的需求及FPGA型號(hào)的確定

分析Gbps算法鏈路中各算法的不同實(shí)現(xiàn)特點(diǎn)并對(duì)運(yùn)算量以及使用的主要資源進(jìn)行估計(jì)，可以確定所需要使用的FPGA。表1是資源需求估計(jì)與FPGA選擇的結(jié)果，表2是目標(biāo)FPGA內(nèi)部資源情況的總結(jié)。

表1Gbps無(wú)線通信基站系統(tǒng)算法鏈路對(duì)FPGA資源的需求

其中，發(fā)送端的LDPC編碼和接收端的LDPC譯碼，主要是邏輯運(yùn)算，無(wú)需乘法器資源，因此采用Virtex-5中的LXT實(shí)現(xiàn)。同步、FFT/IFFT、調(diào)制/解調(diào)、空時(shí)譯碼等算法需要消耗大量的乘法器資源，采用集成大量DSP48E模塊的SXT系列實(shí)現(xiàn)。MAC處理及網(wǎng)絡(luò)接口采用FXT系列FPGA中的2個(gè)PowerPC440處理器以及內(nèi)嵌的千兆以太網(wǎng)硬核實(shí)現(xiàn)。采用FPGA片內(nèi)的PowerPC處理器，可以大大地降低外部電路設(shè)計(jì)的復(fù)雜度，降低物理層與MAC層間數(shù)據(jù)交換的復(fù)雜性，降低系統(tǒng)傳輸延遲，而且可以利用PowerPC處理器應(yīng)用處理加速單元（APU）實(shí)現(xiàn)定制的指令，極大地提高M(jìn)AC處理的效率。

表2基站中使用的Virtex-5FPGA資源及數(shù)量統(tǒng)計(jì)

基于Virtex-5FPGA設(shè)計(jì)的Gbps無(wú)線通信基站

圖2Gbps無(wú)線通信基站基帶處理系統(tǒng)硬件實(shí)現(xiàn)框圖

根據(jù)算法需求分析的結(jié)果，Gbps基站系統(tǒng)最終以9片LX155T、17片SX95T、1片F(xiàn)X100TFPGA為中心構(gòu)建。其中用4片SX95T實(shí)現(xiàn)8天線的接收同步/解幀/解時(shí)隙，每片F(xiàn)PGA處理2天線；用4片SX95T完成全部8天線的OFDM接收的IFFT及信道估計(jì)；用8片SX95T完成4發(fā)8收的MIMO空時(shí)譯碼處理，用8片LX155T完成解調(diào)、解交織及LDPC譯碼；FX100T中的PowerPC440處理器完成MAC層收發(fā)數(shù)據(jù)處理；1片LX155T完成發(fā)送的LDPC編碼。所有FPGA均采用FF1136封裝，由于Virtex-5FPGA采用管腳兼容設(shè)計(jì)，SXT、LXT和FXT可以直接替換，降低了PCB設(shè)計(jì)的工作量，增加了系統(tǒng)應(yīng)用的靈活性。

ADC使用TI公司的11bit的ADS62P15，DAC使用ADI公司AD9779A，ADC、DAC采樣時(shí)鐘及FPGA工作時(shí)鐘頻率為122.88MHz。

Gbps基站系統(tǒng)的互連設(shè)計(jì)如下：ADC與同步FPGA間采用差分LVDS連接；各組同步/解幀/解時(shí)隙與信道估計(jì)/IFFT的FPGA以及空時(shí)譯碼與LDPC譯碼FPGA之間直接采用48對(duì)差分LVDS連接；其余FPGA互連采用14端口SerialRapdIO交換機(jī)實(shí)現(xiàn)。Gbps基站系統(tǒng)的結(jié)構(gòu)和接口整體采用高級(jí)電信計(jì)算架構(gòu)（ATCA）和SerialRapidIO構(gòu)建，模塊化的結(jié)構(gòu)和基于交換的互連使得系統(tǒng)可以方便地增加基帶處理板卡的數(shù)量或擴(kuò)展新的功能模塊。

結(jié)論

本文利用SYNOPSYS軟件設(shè)計(jì)IP核，更適合用于ASIC/SoC設(shè)計(jì)，而采用傳統(tǒng)的EDA軟件實(shí)現(xiàn)的則適合用在FPGA上，不適合用來(lái)做掩膜生成ASIC/SoC。本UART核的邏輯設(shè)計(jì)采用VerilogHDL語(yǔ)言，用狀態(tài)機(jī)和移位寄存器設(shè)計(jì)使整個(gè)設(shè)計(jì)的時(shí)序清晰，同時(shí)減少了接收模塊停止位的判斷，通過(guò)對(duì)RTL級(jí)優(yōu)化避免了毛刺、亞穩(wěn)態(tài)、多時(shí)鐘等問題，仿真和驗(yàn)證采用的是SYNOPSYS軟件的VCS，通過(guò)對(duì)時(shí)序、功耗、面積的綜合考慮，最后通過(guò)SYNOPSYS軟件的design compile 綜合優(yōu)化完成的IP 核可成功應(yīng)用到ASIC/SoC 設(shè)計(jì)上。

本文作者創(chuàng)新點(diǎn)是利用SYNOPSYS軟件設(shè)計(jì)IP核，適合直接應(yīng)用到ASIC/SoC設(shè)計(jì)中，并對(duì)RTL級(jí)做了優(yōu)化，消除了在UART設(shè)計(jì)中碰到毛刺、亞穩(wěn)態(tài)、多時(shí)鐘等問題；通過(guò)測(cè)試平臺(tái)（testbench）來(lái)仿真和驗(yàn)證，RTL 代碼精簡(jiǎn)，時(shí)序、面積和功耗都做了優(yōu)化，達(dá)到了IP核的要求。