便攜式高速數據采集系統(tǒng)設計

２ ＡＤ１６７１控制及采集系統(tǒng)工作原理

圖３是ＡＤ１６７１的ＡＤ轉換時序圖。

ＡＤ１６７１在Ｅｎｃｏｄｅ信號上升沿開始Ａ／Ｄ轉換，Ｄａｖ信號在本次轉換完成前一定時間變低，直到Ｄａｖ出現(xiàn)上升沿表示本次轉換結束。為防止數字噪聲耦合帶來的誤差，Ｅｎｃｏｄｅ信號應在Ｄａｖ信號變低后５０ｎｓ內變低。系統(tǒng)中通過８２５４計數器對晶振進行分頻來給ＡＤ１６７１提供Ｅｎｃｏｄｅ信號，以滿足其工作時序的需要。系統(tǒng)原理圖如圖４所示。系統(tǒng)初始化時，向８２５４的Ｃｌｏｃｋ０寫入計數值，由此可以靈活改變采樣間隔，同時寫入Ｃｌｏｃｋ１的計數值用來控制采樣的個數。晶振采用５ＭＨｚ有源四腳晶振，Ｄ觸發(fā)器實現(xiàn)觸發(fā)功能，系統(tǒng)工作原理如下：

系統(tǒng)初始化完成后，經地址譯碼器產生Ａｄｄ２信號，使Ｄ觸發(fā)器狀態(tài)翻轉，由低變到高，８２５４計數使能端Ｇａｔｅ０、Ｇａｔｅ１變高，８２５４開始方式２的計數。當Ｃｌｏｃｋ０的計數時間到時，發(fā)出一個寬度為一時鐘周期的負脈沖，經反向送入Ｅｎｃｏｄｅ，啟動ＡＤ１６７１進行Ａ／Ｄ轉換。一次轉換結束，利用Ｄａｖ信號將轉換的數據寫入ＩＤＴ７２０２，同時Ｃｌｏｃｋ１計數一次。當Ｃｌｏｃｋ１計數時間到后，發(fā)出一個脈沖，用來實現(xiàn)對Ｄ觸發(fā)器的清零，使Ｇａｔｅ０、Ｇａｔｅ１變低，停止ＡＤ１６７１轉換，完成一次系統(tǒng)的采集工作。

３ ＦＩＦＯ與ＥＰＰ的接口電路

圖５是ＥＰＰ與ＩＤＴ７２０２的接口電路。

此電路是基于ＥＰＰ１．９設計的。ｎＤａｔａＳＴＢ與ｎＡｄｄＳＴＢ組合產生ｎＷａｉｔ回送信號，實現(xiàn)連鎖握手。方案中分別用數據讀周期、地址讀周期對１＃ＦＩＦＯ、２＃ＦＩＦＯ進行讀取。ＥＰＰ模式設定后，對ＦＩＦＯ存儲器的讀取非常簡單。通過產生一個單Ｉ／Ｏ讀指令到“基址＋４”，ＥＰＰ控制器就會產生所需的選通信號，用ＥＰＰ數據讀周期傳送數據。對“基址＋３”的Ｉ／Ｏ操作，可產生地址周期信號。

Ｃ語言指令如下：

讀一個字節(jié)數據：Ｄａｔａ＝Ｉｎｐｏｒｔｂ（Ｂａｓｅ＿Ａｄｄｒ＋４）；

讀一個字節(jié)地址： Ｄａｔａ＝Ｉｎｐｏｒｔｂ（Ｂａｓｅ＿Ａｄｄｒ＋３）；

實際應用中ＦＩＦＯ的存取時間達到ｎｓ 級，ＥＰＰ的速度也接近ＩＳＡ總線的速率。上述接口電路屬于高頻，電路設計要注意消除干擾。ＦＩＦＯ的讀寫信源應盡量靠近ＦＩＦＯ，沒用到的數據輸入端應接地或ＶＣＣ等。