基于FPGA的系統(tǒng)易測試性的研究

引 言
　　現(xiàn)代科技對系統(tǒng)的可靠性提出了更高的要求，而FPGA技術(shù)在電子系統(tǒng)中應(yīng)用已經(jīng)非常廣泛，因此FPGA易測試性就變得很重要。要獲得的FPGA內(nèi)部信號十分有限、FPGA封裝和印刷電路板(PCB)電氣噪聲，這一切使得設(shè)計(jì)調(diào)試和檢驗(yàn)變成設(shè)計(jì)中最困難的一個(gè)流程。另一方面，當(dāng)前幾乎所有的像CPU、DSP、ASIC等高速芯片的總線，除了提供高速并行總線接口外，正迅速向高速串行接口的方向發(fā)展，F(xiàn)PGA也不例外。每一條物理鏈路的速度從600 Mbps到10 Gbps，高速I／O的測試和驗(yàn)證更成為傳統(tǒng)專注于FPGA內(nèi)部邏輯設(shè)計(jì)的設(shè)計(jì)人員所面臨的巨大挑戰(zhàn)。這些挑戰(zhàn)使設(shè)計(jì)人員非常容易地將絕大部分設(shè)計(jì)時(shí)間放在調(diào)試和檢驗(yàn)設(shè)計(jì)上。

　　本文就調(diào)試FPGA系統(tǒng)時(shí)遇到的問題及有助于提高調(diào)試效率的方法，針對Altera和Xilinx的FPGA調(diào)試提供了最新的方法和工具。

　　1 FPGA一般設(shè)計(jì)流程

　　在FPGA系統(tǒng)設(shè)計(jì)完成前，有2個(gè)不同的階段：設(shè)計(jì)階段、調(diào)試和檢驗(yàn)階段，如圖1所示。設(shè)計(jì)階段的主要任務(wù)是輸入、仿真和實(shí)現(xiàn)；調(diào)試和檢驗(yàn)階段的主要任務(wù)是檢驗(yàn)設(shè)計(jì)，校正發(fā)現(xiàn)的錯(cuò)誤。

　　1.1 設(shè)計(jì)階段

　　在這一階段不僅要設(shè)計(jì)，而且要使用仿真工具開始調(diào)試。實(shí)踐證明，正確使用仿真為找到和校正設(shè)計(jì)錯(cuò)誤提供了一條有效的途徑。但是，不應(yīng)依賴仿真作為調(diào)試FPGA設(shè)計(jì)的唯一工具。

　　在設(shè)計(jì)階段，還需要提前考慮調(diào)試和檢驗(yàn)階段，規(guī)劃怎樣在線快速調(diào)試FPGA，這可以定義整體調(diào)試方法，幫助識別要求的任何測試測量工具，確定選擇的調(diào)試方法對電路板設(shè)計(jì)帶來的影響。針對可能選用的FPGA存在的高速總線，除了考慮邏輯時(shí)序的測試和驗(yàn)證外，還應(yīng)該充分考慮后面可能面臨的信號完整性測試和分析難題。

　　1.2 調(diào)試和檢驗(yàn)階段

　　在調(diào)試階段，必須找到仿真沒有找到的棘手問題。怎樣以省時(shí)省力的方式完成這一工作是一個(gè)挑戰(zhàn)。本文將研究如何選擇正確的FPGA調(diào)試方法及如何有效地利用新方法的處理能力，這些新方法可以只使用少量的FPGA針腳查看許多內(nèi)部FPGA信號。如果使用得當(dāng)，可以突破最棘手的FPGA調(diào)試問題。

　　1.3 FPGA調(diào)試方法

　　在設(shè)計(jì)階段需要作出的關(guān)鍵選擇是使用哪種FPGA調(diào)試方法。在理想情況下，設(shè)計(jì)者希望有一種方法，這種方法可以移植到所有FPGA設(shè)計(jì)中，能夠洞察FPGA內(nèi)部運(yùn)行和系統(tǒng)運(yùn)行過程，為確定和分析棘手的問題提供相應(yīng)的處理能力。

　　基本在線FPGA調(diào)試方法有2種：使用嵌入式邏輯分析儀以及使用外部邏輯分析儀。選擇使用何種方法取決于項(xiàng)目的調(diào)試需求。