基于FPGA的UART接口模塊設(shè)計(jì)

　　UART接口模塊由接收控制進(jìn)程、讀數(shù)據(jù)進(jìn)程、接收數(shù)據(jù)串/并轉(zhuǎn)換進(jìn)程、狀態(tài)操作進(jìn)程等進(jìn)程構(gòu)成。

　　在接收控制進(jìn)程中同樣聲明了一個(gè)6比特的變量scir_v,由它的取值（狀態(tài)機(jī)）狀態(tài)來(lái)控制整個(gè)接收過(guò)程。其控制過(guò)程同發(fā)送模塊相似，這里不再贅述。下面給出的是接收數(shù)據(jù)進(jìn)程的源代碼：

　　----接收行數(shù)據(jù)的串/轉(zhuǎn)換進(jìn)程---

　　PROCESS（clk,reset）

　　BEGIN

　　IF（reset=0'）'THEN

　　d_fb=00000000;

　　ELSIF（clkE'VENTANDclk=0'）'THEN

　　IF（（sh_r>=1000）AND（sh_r=

　　1111）AND（sl_r=01））THEN

　　d_fb（7）=rxd;

　　FORiIN0TO6LOOP

　　d_fb（i）=d_fb（i+1）；--d_fb（0）被移

　　出；d_fb（7）被移空

　　ENDLOOP;

　　ENDIF;

　　ENDIF;

　　ENDPROCESS;

　　圖4給出的是接收數(shù)據(jù)的仿真圖。當(dāng)rxd出現(xiàn)低電平后便啟動(dòng)一次接收過(guò)程，當(dāng)8比特的數(shù)據(jù)接收完畢后，rxd變?yōu)楦唠娖?，同時(shí)將RDFULL信號(hào)置為高電平有效，RDFULL有效表示接收寄存器已經(jīng)存儲(chǔ)了一個(gè)剛剛接收到的數(shù)據(jù)，當(dāng)CS和RD有效時(shí)將數(shù)據(jù)（實(shí)際接收到的數(shù)據(jù)是2AH）讀出，同時(shí)RDFULL被置成無(wú)效狀態(tài)。

圖4 接收數(shù)據(jù)的仿真波形

　　2.3 波特率發(fā)生器模塊

　　波特率發(fā)生器實(shí)際是一個(gè)分頻器，分頻器的輸出連接到SCI的CLK輸入端，且應(yīng)為實(shí)際波特率的4倍頻。因?yàn)樵诎l(fā)送和接收控制進(jìn)程中，狀態(tài)機(jī)由一個(gè)6比特的寄存器（cit_v、cir_v）的高4位（sh_r、sh_t）進(jìn)行控制，而高4位的狀態(tài)改變需要4個(gè)CLK時(shí)鐘（低2位向高4位進(jìn)位）。當(dāng)SCI與SCI進(jìn)行通信時(shí)，通信雙方波特率選擇一致即可，當(dāng)SCI同MCU通信時(shí)，SCI的波特率選擇同MCU定時(shí)器的溢出率即可，當(dāng)SCI需要同PC通信時(shí)，才將SCI的波特率定制成：1.2Kbps,2.4Kbps,4.8Kbps直到115.2Kbps,這時(shí)要求SCI的晶體振蕩頻率要足夠高來(lái)滿足波特率的匹配，或采用（11.0592或22.1184MHz）的特殊晶體來(lái)滿足特率的匹配要求。

　　3 結(jié)論

　　將SCI下載到EPF10K10芯片中，40MHz有源晶振沒(méi)有進(jìn)行分頻直接驅(qū)動(dòng)SCI模塊，用ICL57176進(jìn)行RS485轉(zhuǎn)換，用100m的網(wǎng)線進(jìn)行了SCI與SCI之間全雙工通信。測(cè)試結(jié)果表明波特率達(dá)到10Mbps時(shí)通信是正確的