基于DDS技術(shù)的超聲波功率源的設(shè)計(jì)

近年來(lái),超聲波在工業(yè)中的應(yīng)用不斷涌現(xiàn),比如超聲波探傷,超聲波清洗等等。伴隨著超聲研究的熱門，如何有效的產(chǎn)生符合要求的超聲波功率源也變的迫切起來(lái)，其性能特點(diǎn)直接影響著超聲的研究工作。上述研究需要超聲波具有高分辨率、高穩(wěn)定性、大功率、頻率大范圍可調(diào)等特點(diǎn)，為此，本文提出了一種基于現(xiàn)場(chǎng)可編程邏輯門陣列(FPGA)的DDS技術(shù)用來(lái)產(chǎn)生超聲波功率源的方案，并已將其應(yīng)用在實(shí)際的聲學(xué)研究中。

　　一.系統(tǒng)原理及特點(diǎn)

　　系統(tǒng)原理如圖1所示。用現(xiàn)場(chǎng)可編程邏輯門陣列(FPGA)芯片，通過(guò)直接數(shù)字頻率合成(DDS)技術(shù)產(chǎn)生頻率為1kHz～100kHz的波形信號(hào);功率放大采用功放模塊;功率放模塊的輸出通過(guò)輸出變壓器和電感組成的匹配網(wǎng)絡(luò)驅(qū)動(dòng)壓電換能器激發(fā)超聲波。

　　本系統(tǒng)的主要特點(diǎn)有 ：

　　(1)用數(shù)字DDS技術(shù)產(chǎn)生波形信號(hào)，分辨率高、穩(wěn)定性好、頻率范圍大，系統(tǒng)頻率不會(huì)隨工作時(shí)間出現(xiàn)漂移。

　　(2)功率放大功放模塊，系統(tǒng)性能穩(wěn)定，功率可達(dá)500W左右。

　　(3)系統(tǒng)通過(guò)上位機(jī)串行口輸入控制數(shù)據(jù)或接收反饋，操作靈活方便。

　　二.系統(tǒng)硬件實(shí)現(xiàn)

　　2.1 DDS原理及電路實(shí)現(xiàn)

　　DDS技術(shù)是一種用數(shù)字控制信號(hào)的相位增量技術(shù)，具有頻率分辨率高、穩(wěn)定性好、可靈活產(chǎn)生多種信號(hào)的優(yōu)點(diǎn)。基于DDS的波形發(fā)生器是通過(guò)改變相位增量寄存器的值△phase(每個(gè)時(shí)鐘周期的度數(shù))來(lái)改變輸出頻率的。如圖2所示，每當(dāng)N位全加器的輸出鎖存器接收到一個(gè)時(shí)鐘脈沖時(shí)，鎖存在相位增量寄存器中的頻率控制字就和N位全加器的輸出相加。在相位累加器的輸出被鎖存后，它就作為波形存儲(chǔ)器的一個(gè)尋址地址，該地址對(duì)應(yīng)的波形存儲(chǔ)器中的內(nèi)容就是一個(gè)波形合成點(diǎn)的幅度值，然后經(jīng)D/A轉(zhuǎn)換變成模擬值輸出。當(dāng)下一個(gè)時(shí)鐘到來(lái)時(shí)，相位累加器的輸出又加一次頻率控制字，使波形存儲(chǔ)器的地址處于所合成波形的下一個(gè)幅值點(diǎn)上。最終，相位累加器檢索到足夠的點(diǎn)就構(gòu)成了整個(gè)波形。

　　DDS的輸出信號(hào)頻率由下式計(jì)算：

　　Fout=(△phase×FCLK)/2N (1)

　　DDS的頻率分辨率定義為：

　　Fout=FCLK/2N (2)

　　由于基準(zhǔn)時(shí)鐘的頻率一般固定，因此相位累加器的位數(shù)決定了頻率分辨率，位數(shù)越多，分頻率越高。

　　2.2 DDS的FPGA實(shí)現(xiàn)

　　FPGA(現(xiàn)場(chǎng)可編程邏輯門陣列)是從80年代中期開(kāi)始出現(xiàn)的一種新的可編程器件，它們的編程方式先進(jìn)高速，可以在線編程修改，一般工作頻率可以達(dá)到100MHz，所以在數(shù)字電路設(shè)計(jì)領(lǐng)域得到越來(lái)越廣泛的應(yīng)用。本系統(tǒng)中采用Altera公司的cyclone系列的FPGA進(jìn)行DDS的設(shè)計(jì)，采用的芯片是EP1C3T144C8。

　　(1)相位字寄存器

　　它是一個(gè)24位的并行輸入并行輸出寄存器，用來(lái)存放24位的相位值，即頻率控制字，系統(tǒng)工作時(shí)，可以通過(guò)上位機(jī)的串口輸入頻率控制字。

　　(2)相位累加器

　　相位累加器用于對(duì)代表頻率的相位字進(jìn)行累加運(yùn)算，相位字的值決定了輸出信號(hào)的頻率。

　　如圖3，本系統(tǒng)中的累加器采用的是24位的結(jié)構(gòu)，如果直接采用很寬位數(shù)的加法器構(gòu)成累加器，則加法器的延時(shí)會(huì)大大的限制累加器的操作速度，所以采用的是3個(gè)8位的累加器級(jí)連的結(jié)構(gòu)，每一級(jí)采用一個(gè)小的累加器實(shí)現(xiàn)部分位的累加，然后再將進(jìn)位值傳給下一級(jí)做進(jìn)一步的累加，從而提高了系統(tǒng)的運(yùn)算速度。

　　(3)查找表的結(jié)構(gòu)

　　本系統(tǒng)將累加器的高8位作為查表表的地址，其中高兩位用來(lái)確定象限。

　　在FPGA中，正弦表是用ROM來(lái)實(shí)現(xiàn)的，為了節(jié)省資源，考慮到正弦波的對(duì)稱性，實(shí)際上只需要存儲(chǔ)正弦值在第一象限的值，如圖4所示。查找表的邏輯流程如圖5。