基于CY7C68013A和FPGA的ADSP-TS101擴(kuò)展USB接口設(shè)計

ADI公司的DSP器件(ADSP-TS101)具有浮點實時處理能力強、并行性好等優(yōu)點，從而廣泛被彈載信號處理系統(tǒng)選用。其作為彈載主處理器，在導(dǎo)彈的系統(tǒng)試驗中，需要利用上位機(jī)對其中的大數(shù)據(jù)量的軟件變量進(jìn)行實時監(jiān)控和記錄，這就需要一個上行傳輸給上位機(jī)的高速通信接口，數(shù)據(jù)上行的數(shù)據(jù)率需要大于6 MB/s。同時這個通信接口還需具有雙向特性，通過數(shù)據(jù)下行可實現(xiàn)在線程序加載與燒寫。這樣的通信接口，還需具備設(shè)備連接簡單、通用性強等特性，并能實現(xiàn)遠(yuǎn)程(大于3m)數(shù)據(jù)傳輸。

　　ADSP-TS101自身的外總線接口和鏈路口(Linkport接口)，雖速度很快，但連接復(fù)雜，難以長線傳輸，并不具備上述需求特征?？梢酝ㄟ^在DSP的Linkport總線接口上增加FPGA實現(xiàn)的適配電路，擴(kuò)展USB 2.0接口，實現(xiàn)上述應(yīng)用需求。下文將介紹具體的實現(xiàn)方案。

　　1 系統(tǒng)總體方案

　　系統(tǒng)實現(xiàn)的總體方案如圖1所示。

　　在本方案中，USB接口芯片選用Cypress公司的CY7C68013A。該芯片是Cypress公司FX2系列USB 2.0集成微控制器之一。集成了USB 2.0收發(fā)器、SIE、增強8051微控制器和GPIF，是一種優(yōu)秀的高速USB外設(shè)控制器。內(nèi)置的8051微控制器獨立于USB數(shù)據(jù)通道，由SIE實現(xiàn)大部分USB 1.1和USB 2.0協(xié)議;USB FIFO和外部從FIFO映射到相同的8個512 B RAM模塊，實現(xiàn)內(nèi)部傳輸和外部傳輸?shù)臒o縫連接，可以較低的代價獲得較高的帶寬;8.5 KB內(nèi)部RAM空間，可運行較為復(fù)雜的固件，實現(xiàn)軟件對硬件的配置。GPIF是由用戶可編程有限狀態(tài)機(jī)驅(qū)動的柔性8/16位并行口，可編程GPIF向量組成一個GPIF波形，匹配受控接口的時序。

　　ADSP-TS101作為彈載主DSP芯片，含4個鏈路口，每個鏈路口可在時鐘雙沿以8位進(jìn)行雙向數(shù)據(jù)傳輸，速率高達(dá)250 MB/s。通過該接口，DSP每個處理幀將預(yù)觀測的變量結(jié)果以DMA的方式打包向上位機(jī)發(fā)送。

　　FPGA實現(xiàn)ADSP-TS101的Linkport接口與CY7C68013A之間的雙向數(shù)據(jù)緩沖和接口協(xié)議轉(zhuǎn)換?？紤]到CY7C68013A中的FIFO容量較DSP的一個處理幀預(yù)發(fā)送或接收的數(shù)據(jù)量較小，故在FPGA中設(shè)置上行和下行各一個大容量FIFO，用于數(shù)據(jù)緩沖，以減少對DSP中并行流水運行的程序的打擾。這里，由于DSP鏈路口的瞬時數(shù)據(jù)率遠(yuǎn)高于USB芯片的傳輸速率(理論上限為60 MB/s)，故FIFO的DSP端口的數(shù)據(jù)傳輸為：一個處理幀只操作一次，而USB芯片端則分成多次操作。

　　限于篇幅，下文將重點對傳輸數(shù)據(jù)率要求高、設(shè)計難度大的上行通道的設(shè)計進(jìn)行詳細(xì)描述。

　 2 FPGA的模擬Linkport口設(shè)計

　　FPGA需要模擬Linkport口的接口時序，其與DSP的硬件連接關(guān)系圖如圖2所示。

　　Link協(xié)議通過8位并行數(shù)據(jù)總線完成雙向數(shù)據(jù)傳輸，與數(shù)據(jù)總線配合的還有相應(yīng)的時鐘信號線LxCLKIN，LxCLKOUT。

　　2.1 Linkport口的傳輸協(xié)議

　　Linkport口傳輸數(shù)據(jù)時，每8個周期傳送一個4字組(16 B)，在時鐘的上升沿和下降沿均傳送一個字節(jié)。在傳送過程中，發(fā)送端將檢測接收端的LxCLKOUT信號，僅當(dāng)接收端將它的LxCLKOUT置為高時，即接收端處于接收方式，且有空閑的緩沖時，發(fā)送端才可以啟動下一個傳送過程。

　　傳送啟動過程如圖3所示，發(fā)送端驅(qū)動信號LxCLKOUT為低電平，以此向接收端發(fā)出令牌請求，發(fā)出令牌請求后，發(fā)送端等待6個周期，并驗證LxCLKIN是否依舊為高，若是則啟動傳送過程。傳送過程啟動一個周期以后，接收端將發(fā)送端的LxCLKIN驅(qū)動為低，以此作為連接測試。若接收完當(dāng)前4字組后接收端無法再接收另外的4字組，則接收端保持LxCLKIN為低。這種情況下，緩沖空閑后LxCLKIN信號被禁止。若緩沖為空，則接收端將置LxCLKIN為高電平。

　　作為同步信號，LxCLKOUT信號由發(fā)送端驅(qū)動。數(shù)據(jù)在LxCLKOUT的上升沿和下降沿處鎖存到接收緩沖中，發(fā)送和接收緩沖都是128b寬。 LxCLKIN信號由接收端驅(qū)動，發(fā)往發(fā)送端，它通常用作“等待”指示信號，但LxCLKIN信號也可以用作連接測試信號，保證接收端能正確地接收當(dāng)前傳送數(shù)據(jù)。

　　當(dāng)LxCLKIN信號用于等待指示信號時，接收端驅(qū)動LxCLKIN信號為低電平。若LxCLKIN信號保持低電平狀態(tài)，則發(fā)送端可以[完成當(dāng)前的4字組傳送，但無法啟動下一個垂字組傳送。若還有其余的數(shù)據(jù)需要傳送，發(fā)送端需將LxCLKOUT置低，并等待接收端將LxCLKIN驅(qū)動為高電平。如果在第12個時鐘沿到來之前LxCLKIN變?yōu)楦唠娖?，則緊跟著傳送的將是新的4字組。

　　2.2 FPGA內(nèi)的Linkport口邏輯設(shè)計

　　由于Link協(xié)議采用雙時鐘沿傳輸數(shù)據(jù)，而同步FPGA系統(tǒng)中，一般只采用單一時鐘的上升沿完成操作，因此需要將FPGA系統(tǒng)工作頻率SCLK設(shè)定為Link時鐘的2倍。然后將該時鐘的兩分頻輸出作為LxCLKOUT信號，有效數(shù)據(jù)則在SCLK的上升沿更新。

　　FPGA中的Linkport口接口模塊電路與ADSP-TS101的Linkport口完全兼容，且采用了雙向雙倍數(shù)據(jù)傳輸DDR技術(shù)，能實現(xiàn)雙向雙倍的數(shù)據(jù)傳輸。FPGA中的Link口接口模塊電路如圖4所示。

　　圖5是FPGA內(nèi)實現(xiàn)DSP數(shù)據(jù)上行的Linkport口接收時序仿真圖(基于Modelsim仿真軟件)。

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