基于FPGA PCI的并行計算平臺實
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本文介紹的基于PCI總線的FPGA計算平臺的系統(tǒng)實現(xiàn)：通過在PC機上插入擴展PCI卡，對算法進(jìn)行針對并行運算的設(shè)計，提升普通PC機對大計算量數(shù)字信號的處理速度。本設(shè)計采用5片FPGA芯片及相關(guān)周邊芯片設(shè)計實現(xiàn)這一并行高速計算平臺，并在該平臺上完成了DES和MD5等算法的加密和解密。文中通過基于MD5算法設(shè)計的加密方案(仿Yahoo郵箱的密碼校驗)進(jìn)行暴力破解，驗證了本系統(tǒng)的可行性以及速度快、性價比高等顯著優(yōu)點。
本文引用地址：http://www.ex-cimer.com/article/150290.htm1 系統(tǒng)結(jié)構(gòu)
系統(tǒng)利用普通PC機或工控機進(jìn)行控制、數(shù)據(jù)流下載和結(jié)果采集，大計算量的數(shù)字運算利用IP-CORE技術(shù)并行地在FPGA中進(jìn)行。將數(shù)字信號處理的算法設(shè)計為一個單元模塊，并根據(jù)芯片的結(jié)構(gòu)對布局和布線進(jìn)行優(yōu)化，該單元模塊重復(fù)利用的技術(shù)被稱為IP-CORE技術(shù)。在本系統(tǒng)中利用TP-CORE的可重復(fù)利用性，通過仲裁邏輯調(diào)度數(shù)據(jù)的分配，從而實現(xiàn)算法的并行處理。
1.1 硬件結(jié)構(gòu)
系統(tǒng)中采用5片ALTERA公司的STRATIX EP1Sl0FPGA芯片，其中4片作為數(shù)字信號處理算法CORE的載體(文中稱為算法FPGA);l片作為連接PC機與運算CORE的橋接芯片、加載程序、并行總線裁決和中斷判決等仲裁邏輯的載體。與PCI總線的接口使用PLX公司的PCI9054芯片。系統(tǒng)硬件結(jié)構(gòu)如圖l所示。
1.2 邏輯結(jié)構(gòu)BRIDGE FPGA的程序采用自頂向下的設(shè)計方法，其邏輯結(jié)構(gòu)如圖2所示，按功能可分為以下部分：頂層模塊PCI_FPGA_PARALLEL;與PCI9054的接口模塊PCI接口;數(shù)據(jù)緩存及仲裁部分：數(shù)據(jù)緩存模塊FIFO、寄存器模塊regpart、數(shù)據(jù)回傳模塊deserial、內(nèi)部總線仲裁和流控模塊CORE接口等。
PCI接口部分實現(xiàn)與PCI9054芯片的接口時序，使得復(fù)用的地址和數(shù)據(jù)分開，產(chǎn)生地址空間的選取及使能信號，便于后端處理。
仲裁邏輯部分：
(1)實現(xiàn)對地址空間內(nèi)數(shù)據(jù)緩沖區(qū)、各種寄存器的讀寫，以及根據(jù)配置寄存器的內(nèi)容對算法CORE和橋FPGA做相應(yīng)的操作(配置、啟動、停止、復(fù)位等)。
(2)利用緩沖區(qū)及FIF0的隊列長度信號wrusedw、rdusedw、full和empty進(jìn)行數(shù)據(jù)流控制。數(shù)據(jù)由PC機下載時首先進(jìn)入緩沖區(qū)，每一塊算法CORE均對應(yīng)一個數(shù)據(jù)下行FIFO，由FIFO當(dāng)前狀態(tài)來判定是否從緩沖區(qū)中取數(shù)。具體邏輯模型如圖3所示。
(3)返回結(jié)果引入本地中斷機制，當(dāng)有正確結(jié)果產(chǎn)生、或無正確結(jié)果但密鑰匹配完成、或系統(tǒng)異常狀態(tài)，均產(chǎn)生中斷信號并填寫中斷類型寄存器，經(jīng)級聯(lián)后產(chǎn)生向PC機的中斷。中斷判決如圖4所示。
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