<meter id="pryje"><nav id="pryje"><delect id="pryje"></delect></nav></meter>
          <label id="pryje"></label>

          新聞中心

          EEPW首頁 > 嵌入式系統(tǒng) > 設(shè)計應(yīng)用 > FPGA實現(xiàn)復(fù)接與分接系統(tǒng)

          FPGA實現(xiàn)復(fù)接與分接系統(tǒng)

          作者: 時間:2011-08-18 來源:網(wǎng)絡(luò) 收藏
          (5)幀定位信號發(fā)生器模塊

          本文引用地址:http://www.ex-cimer.com/article/150334.htm

            該模塊產(chǎn)生幀同步信號和告警指示碼,幀定位信號可以集中插入,也可以分散到各支路插入,考慮到設(shè)備和延遲問題,我們選擇集中插入。

            (6)合路器模塊

            根據(jù)每個時間間隔傳送碼字的多少,有3種排列方式:按位復(fù)接、按字復(fù)接和按幀復(fù)接。其中按位復(fù)接要求緩存器容量較小,較易,而且二次群幀結(jié)構(gòu)是由4個支路子幀按位復(fù)接而成,所以一般采用按位復(fù)接,本文采用的也是該方式。該模塊按位順序循環(huán)讀取四路碼速調(diào)整后的碼流,在對應(yīng)SF時隙插入幀定位信號“111101000000”,得到二次群信號,即完成整個復(fù)接部分。

            分接電路設(shè)計

            分接過程如圖5所示,它是由幀定位捕獲電路、同步時鐘提取電路、分路器、分接時序信號發(fā)生器、插入碼扣除控制電路、時鐘平滑電路和碼速恢復(fù)控制電路7個模塊構(gòu)成。由于四路分接電路基本相同,所以略去其余三路電路。

          分接電路框圖

            (1)幀定位捕獲電路模塊

            該模塊通過捕獲幀定位信號分辨幀首位置,并判定的狀態(tài)。當(dāng)連續(xù)3次捕獲到幀定位信號,則判定處于同步態(tài);之后若連續(xù)4次沒捕獲到幀定位信號,則判定進(jìn)入失步態(tài),并關(guān)閉分接時序信號發(fā)生器,也不再接收數(shù)據(jù);一旦捕獲到幀定位信號,便驅(qū)動分接時序信號發(fā)生器工作,并開始接收數(shù)據(jù)。這里要求模塊在系統(tǒng)失步后能重新進(jìn)入同步,如果傳輸中幀同步碼組連續(xù)丟失了幾幀,而系統(tǒng)又沒有自恢復(fù)能力,那么整個系統(tǒng)將無法再正常工作。

            (2)同步時鐘提取模塊

            數(shù)據(jù)流的接收需要與之速率相同的時鐘,這就需要對二次群碼流進(jìn)行位同步時鐘提取,得到與之速率一致的均勻時鐘給分路器。

            (3)分路器模塊

            一旦捕獲到幀定位信號,分接器便開始工作,把幀定位信號拋掉,其余在8.448MHz的位同步時鐘下按位順序循環(huán)進(jìn)行同步分離,分別送入4個碼速恢復(fù)單元。

            (4)分接時序信號發(fā)生器模塊

            該模塊設(shè)計思想基本同于復(fù)接時序信號發(fā)生器,其基準(zhǔn)時鐘由位同步時鐘分頻得到。幀定位捕獲電路驅(qū)動它工作,產(chǎn)生幀定位時隙脈沖SF,插入標(biāo)志時隙脈沖SZ,調(diào)整插入時隙脈沖SV和2.112MHz的非均勻時鐘f,送給插入碼扣除控制電路。

            (5)插入碼扣除控制電路模塊

            該模塊的功能是扣除復(fù)接時插入碼流的碼字,輸出作為碼速恢復(fù)電路的寫入時鐘clk_wr’,在接收端對收到的SZ時隙的標(biāo)志碼進(jìn)行擇多判決,即標(biāo)志碼中有2個以上為1,判為有插入調(diào)整,分接時應(yīng)將SV時隙內(nèi)容扣除;否則判為無插入調(diào)整,分接時無需扣除SV時隙內(nèi)容。如果輸入碼流對應(yīng)SZ時隙出現(xiàn)“1”的個數(shù)比“0”的個數(shù)多,f中對應(yīng)SV的一個節(jié)拍被扣除;如果對應(yīng)SZ時隙“0”的個數(shù)比“1”的個數(shù)多,則f中對應(yīng)SV的節(jié)拍仍起作用。

            (6)時鐘平滑電路模塊

            該模塊對非均勻時鐘clk_wr’進(jìn)行平滑均勻,提取2.048MHz的均勻時鐘clk_rd’作為碼速恢復(fù)電路的讀出時鐘。這里可用VHDL語言來,也可以用一般的二階鎖相環(huán)。

            (7)碼速恢復(fù)電路模塊

            從分路器輸出的支路碼流以2.112MHz的非均勻時鐘clk_wr’寫入該模塊,同時以2.048MHz的均勻時鐘clk_rd’讀出,即還原出基群信號,完成整個分接過程。

            結(jié)束語

            系統(tǒng)仿真波形良好,除了允許范圍內(nèi)的信號延遲外,能準(zhǔn)確數(shù)字信號的復(fù)接和分接。誤碼率小于0.1%,系統(tǒng)信號平均時延小于4.5μs,去抖效果良好。而且本設(shè)計便于擴(kuò)展,只需修改中相應(yīng)控制參數(shù),就可以實現(xiàn)高次群的復(fù)接與分接。該系統(tǒng)作為IP核應(yīng)用于信號傳輸電路,對數(shù)字信號,或經(jīng)PCM編碼調(diào)制后的語音信號進(jìn)行處理,可提高信道的利用率和傳輸質(zhì)量,也可以進(jìn)行光電轉(zhuǎn)換后用于光纖通信或大氣激光通信中。


          上一頁 1 2 下一頁

          關(guān)鍵詞: 系統(tǒng) 實現(xiàn) FPGA

          評論


          相關(guān)推薦

          技術(shù)專區(qū)

          關(guān)閉
          看屁屁www成人影院,亚洲人妻成人图片,亚洲精品成人午夜在线,日韩在线 欧美成人 (function(){ var bp = document.createElement('script'); var curProtocol = window.location.protocol.split(':')[0]; if (curProtocol === 'https') { bp.src = 'https://zz.bdstatic.com/linksubmit/push.js'; } else { bp.src = 'http://push.zhanzhang.baidu.com/push.js'; } var s = document.getElementsByTagName("script")[0]; s.parentNode.insertBefore(bp, s); })();