基于CPCI接口DSP板的雷達(dá)目標(biāo)模擬器

　　4.1 基帶分系統(tǒng)的數(shù)字管理單元

　　DMU是系統(tǒng)的核心控制單元。DMU采用CompactPCI接口，板載總?cè)萘?百萬(wàn)門的Xilinx Vhrex-2Pro FPGA，所采用的DSP為TI的TMS320C6416系列，處理器頻率為600 MHz，同時(shí)板上提供了1 GB大容量的DDR存儲(chǔ)器。

　　為了模擬試驗(yàn)雷達(dá)的回波信號(hào)，必須要在基帶上對(duì)雷達(dá)探測(cè)射頻信號(hào)進(jìn)行相位和頻率的調(diào)制，并且還要根據(jù)雷達(dá)所在場(chǎng)景的不同對(duì)回波信號(hào)做一定的延遲。DMU通過(guò)CPCI單板內(nèi)的DSP將相關(guān)的場(chǎng)景參數(shù)，如目標(biāo)數(shù)量、目標(biāo)延時(shí)、目標(biāo)速度、回波的幅度和相位特征調(diào)制等相關(guān)參數(shù)實(shí)時(shí)加載到FPGA內(nèi)部，然后通過(guò)FPGA控制PDDL產(chǎn)生所被探測(cè)目標(biāo)的延遲回波信號(hào)。DSP控制DDS子板完成信號(hào)的相位特征調(diào)制，并完成多普勒頻率偏移調(diào)制，通過(guò)對(duì)中頻調(diào)制解調(diào)組件的幅度控制來(lái)實(shí)現(xiàn)幅度特征調(diào)制。

　　目標(biāo)的特征調(diào)制數(shù)據(jù)以.tea文件格式預(yù)先存儲(chǔ)在操控計(jì)算機(jī)的硬盤。仿真運(yùn)行時(shí)，主控計(jì)算機(jī)通過(guò)CompactPCI接口連續(xù)寫入DMU，DMU將其中的幅度數(shù)據(jù)通過(guò)CPCI接口的J4/J5輸出到中頻調(diào)制組件實(shí)現(xiàn)對(duì)目標(biāo)信號(hào)的幅度特征調(diào)制。DMU板載的DDS模塊通過(guò)FPGA接口，采用AD9858實(shí)現(xiàn)，工作時(shí)鐘頻率為1 GHz。3塊DDS子板用以接收通道的本振產(chǎn)生和發(fā)射雙通道的本振輸出，如圖7所示。

　　4.2 寬帶分系統(tǒng)的任意波形發(fā)生器

　　寬帶分系統(tǒng)的探測(cè)目標(biāo)為成像目標(biāo)，試驗(yàn)雷達(dá)所發(fā)射的信號(hào)為500 MHz帶寬的線性調(diào)頻波LFM，其脈寬為128/256/512/1024μs。

　　按照雷達(dá)發(fā)射寬帶LFM射頻波形的參數(shù)，采用預(yù)先存儲(chǔ)LFM的I/Q基帶分量數(shù)據(jù)在DSP的片外DDR的方法;在雷達(dá)場(chǎng)景參數(shù)、目標(biāo)參數(shù)有更新時(shí)，DSP利用ED-MA操作將片外DDR的基帶IQ波形數(shù)據(jù)搬移至DSP的L2存儲(chǔ)區(qū)，與目標(biāo)幅度特征參數(shù)進(jìn)行乘累加運(yùn)算，同時(shí)將目標(biāo)延遲信息調(diào)制到基帶波形。DSP實(shí)現(xiàn)I/Q數(shù)據(jù)預(yù)先存儲(chǔ)的方法須借助寬帶上變頻單元的DDS實(shí)現(xiàn)頻率、相位實(shí)時(shí)調(diào)制。

　　在一次仿真過(guò)程中，目標(biāo)散射點(diǎn)個(gè)數(shù)不發(fā)生變更。散射點(diǎn)的模擬個(gè)數(shù)為0～5個(gè);0表示沒有成像目標(biāo)需要仿真。而對(duì)于一次仿真過(guò)程，目標(biāo)散射點(diǎn)的延遲、幅度、速度參數(shù)會(huì)以數(shù)據(jù)幀的方式提前下發(fā)到寬帶分系統(tǒng)兩片6455DSP的片外DDR存儲(chǔ)區(qū)做I/Q分量計(jì)算;存儲(chǔ)區(qū)的基地址為0xE0000000。每幀數(shù)據(jù)包含16個(gè)雙字;按照最小場(chǎng)景更新周期10 ms計(jì)算，30 min仿真時(shí)間需要加載的參數(shù)總量為約11 MB的數(shù)據(jù)量。

　　根據(jù)雷達(dá)發(fā)射機(jī)可能選用的參數(shù)，利用CCS軟件進(jìn)行任意波形算法的設(shè)計(jì)驗(yàn)證、運(yùn)行時(shí)間估算及程序優(yōu)化，提高目標(biāo)特性數(shù)據(jù)的實(shí)時(shí)計(jì)算速率，滿足雷達(dá)場(chǎng)景更新要求小于等于100 ms。仿真的控制主要包括仿真過(guò)程中標(biāo)志寄存器的復(fù)位以及每次仿真所涉及的目標(biāo)散射點(diǎn)個(gè)數(shù)。兩片DSP定義的仿真控制寄存器的基地址DSP_BaseAdd都為0x009FFE00;另外，DSPA的CE4空間映射有FPGA的片內(nèi)寄存器。C6455 DSP的C程序如下：

　　上電后，TMS320C6455首先完成PLL、EMIFA、DDR2的時(shí)序配置。AWG板雙C6455 DSP的主頻都為1 GHz;板上所載的IDT的雙端口RAM IDT70 T3509有3片。其中兩片位于兩片6455 DSP之間，各自端接兩個(gè)DSP的EMI-FA總線，主要用于雙DSP之間的數(shù)據(jù)交換，另外一片兩端都端接在FP-GA，沒有直接和DSP EMIFA接口連接。文中的任意波形發(fā)生器的IQ通道特征數(shù)據(jù)的計(jì)算不會(huì)涉及到DSP之間的數(shù)據(jù)交換，故寬帶目標(biāo)的雷達(dá)回波IQ數(shù)據(jù)寫入到FPGA片內(nèi)的2K字的DPRAM中。

　　5 總結(jié)

　　本模擬器是采用的是操控計(jì)算機(jī)加DSP和FPGA的組合結(jié)構(gòu)。DSP信號(hào)處理技術(shù)要充分利用DSP的信號(hào)處理庫(kù)和內(nèi)聯(lián)函數(shù)，并合理地進(jìn)行功能分割以進(jìn)行充分的優(yōu)化，這樣才能得到最優(yōu)的總體性能。